KR20010004599A

KR20010004599A - Method for forming overlay measurement pattern of semiconductor device

Info

Publication number: KR20010004599A
Application number: KR1019990025293A
Authority: KR
Inventors: 권원택; 고봉상
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2001-01-15

Abstract

PURPOSE: An overlay measuring pattern formation method in semiconductor devices is provided to be capable of exactly detecting and correcting the alignment state between a previous overlay and a current overlay. CONSTITUTION: An overlay measuring pattern formation method includes installing a bonding pad in the center of a chip(30). The bonding pad formation region(21) has approximately the size of 17x0.3 mm. Any pattern is not formed in the bonding pad formation region(21) before a final metal line process for forming a bonding pad. Therefore, the present invention includes an overlay measuring pattern for detecting and correcting the alignment state between the previous layer and the current layer on the bonding pad formation region(21).

Description

Method for forming overlay measurement pattern of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 이전 레이어와 현 레이어 사이의 오버레이 정확도(Overlay Accuracy)를 향상시킬 수 있는 반도체 소자의 오버레이 측정 패턴 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming an overlay measurement pattern of a semiconductor device capable of improving overlay accuracy between a previous layer and a current layer.

일반적으로, 적층 구조의 반도체 소자를 제조함에 있어서는, 전(前) 공정에서 형성시킨 레이어(layer)와 현(現) 공정을 통해 형성시키는 레이어간의 정렬이 매우 중요하기 때문에, 이를 위해, 각 레이어에 상·하부 레이어들간의 정렬 상태를 파악 및 보정하기 위한 오버레이 측정 패턴을 설치하고 있다.In general, in the manufacture of a semiconductor device having a laminated structure, the alignment between the layer formed in the previous process and the layer formed through the current process is very important. An overlay measurement pattern is installed to identify and correct the alignment between the upper and lower layers.

이러한 오버레이 측정 패턴은 이전 레이어에서 형성하는 외부 박스(Outer Box)와 현 레이어에서 형성하는 내부 박스(Inner Box)로 구성되며, 도 1에 도시된 바와 같이, 일반적으로 칩들(1)을 분할하는 스크라이브 라인(Scribe line : 2) 내에 설치하고 있다. 도 1에서 미설명된 도면부호 10은 웨이퍼를 나타낸다.This overlay measurement pattern is composed of an outer box formed in the previous layer and an inner box formed in the current layer. As shown in FIG. 1, a scribe that divides chips 1 is generally divided. It is installed in the line (Scribe line: 2). Reference numeral 10 not described in FIG. 1 denotes a wafer.

그러나, 상기와 같이 스크라이브 라인에 설치시킨 오버레이 측정 패턴을 이용하여 이전 레이어와 현 레이어간의 정렬 상태를 검출 및 보정하는 방법은 칩 사이즈가 작은 경우에는 커다란 문제가 없지만, 칩 사이즈가 점차 커지고 있는 추세에서, 도 2에 도시된 바와 같이, 레티클(20)로 노광 공정을 수행할 경우, 칩의 중앙부는 오버레이 측정 패턴과의 거리가 멀기 때문에, 오버레이 측정 패턴으로부터 얻어진 정렬 값과 실제 칩 중앙부에 형성된 이전 레이어와 현 레이어간의 정렬 값이 상이할 수 있기 때문에, 결과적으로, 오버레이 측정 패턴의 신뢰성을 보장할 수 없게 되는 문제점이 있다. 도 2에서, 미설명된 도면부호 1a는 칩 내부를 노광하는 부분을 나타내고, 2a는 스크라이브 라인 상에 배치되는 부분, 그리고, 3a는 오버레이 측정 패턴 상에 배치되는 부분을 나타낸다.However, the method of detecting and correcting the alignment state between the previous layer and the current layer by using the overlay measurement pattern installed on the scribe line as described above is not a big problem when the chip size is small, but in the trend that the chip size is gradually increasing 2, when performing the exposure process with the reticle 20, since the center portion of the chip is far from the overlay measurement pattern, the alignment value obtained from the overlay measurement pattern and the previous layer formed in the actual chip center portion. Since the alignment values between the layers and the current layer may be different, as a result, there is a problem in that the reliability of the overlay measurement pattern cannot be guaranteed. In FIG. 2, reference numeral 1a, which is not described, denotes a portion exposing the inside of the chip, 2a denotes a portion disposed on the scribe line, and 3a denotes a portion disposed on the overlay measurement pattern.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 오버레이 측정 패턴이 설치되는 위치를 스크라이브 라인이 아닌, 칩 내부로 변경시킴으로써, 오버레이 측정 패턴의 신뢰성을 확보할 수 있는 반도체 소자의 오버레이 측정 패턴 형성방법을 제공하는데, 그 목적이 있다.Accordingly, the present invention devised to solve the above problems, the overlay measurement of the semiconductor device that can ensure the reliability of the overlay measurement pattern by changing the position where the overlay measurement pattern is installed in the chip rather than the scribe line Provided is a method for forming a pattern, the object of which is.

도 1은 종래 기술에 따른 오버레이 측정 패턴의 형성 위치를 설명하기 위한 도면.1 is a view for explaining the formation position of the overlay measurement pattern according to the prior art.

도 2는 종래 노광 공정에서 사용되는 레티클을 도시한 도면.2 illustrates a reticle used in a conventional exposure process.

도 3은 본 발명의 실시예에 따른 오버레이 측정 패턴의 형성 위치를 설명하기 위한 도면.3 is a view for explaining the formation position of the overlay measurement pattern according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 레티클을 도시한 도면.4 illustrates a reticle according to an embodiment of the present invention.

도 5는 본 발명의 오버레이 측정 패턴을 도시한 도면.5 illustrates the overlay measurement pattern of the present invention.

도 6a 내지 도 6c는 본 발명의 실시예에 따른 오버레이 측정 패턴에 의한 결함 발생을 방지하기 위한 방법을 설명하기 위한 도면.6A to 6C are diagrams for explaining a method for preventing defects caused by an overlay measurement pattern according to an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

21 : 본딩 패드 형성 영역 30 : 칩21: bonding pad formation region 30: chip

31 : 칩 노광 영역 32 : 마스크 패턴31 chip exposure area 32 mask pattern

40 ; 레티클 50A : 외부 박스40; Reticle 50A: Outer Box

50B : 내부 박스 60 : 오버레이 측정 패턴50B: inner box 60: overlay measurement pattern

61,61A : BPSG막 62 : 본딩 패드61, 61A: BPSG film 62: bonding pad

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 오버레이 측정 패턴 형성방법은, 이전 레이어 공정에서 형성시킨 외부 박스와 현 레이어 공정에서 형성시킨 내부 박스로 이루어져, 이전 레이어와 현 레이어간의 정렬 상태를 검출 및 보정하기 위하여 구비시키는 오버레이 측정 패턴 형성방법으로서, 어셈블리 공정에서 와이어 본딩용 패드 패턴이 형성되는 칩 중앙부에 형성시키는 것을 특징으로 한다.In order to achieve the above object, the method for forming an overlay measurement pattern of a semiconductor device according to the present invention includes an outer box formed in the previous layer process and an inner box formed in the current layer process, thereby forming an alignment state between the previous layer and the current layer. An overlay measurement pattern forming method provided for detection and correction, characterized in that formed in the center of the chip in which the pad pattern for wire bonding is formed in the assembly process.

본 발명에 따르면, 칩 내부에 오버레이 측정 패턴을 형성시키기 때문에, 칩 사이즈가 커지더라도 이전 레이어와 현 레이어간의 정렬 상태를 정확하게 검출 및 보정할 수 있다.According to the present invention, since the overlay measurement pattern is formed inside the chip, it is possible to accurately detect and correct the alignment between the previous layer and the current layer even when the chip size is increased.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 레지스트 파티클의 발생 방지 방법을 보다 상세하게 설명하도록 한다.Hereinafter, a method of preventing generation of resist particles according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 오버레이 측정 패턴이 형성되는 위치를 보여주는 도면으로서, 여기서, 도면부호 30은 칩을 나타내며, 21은 제작·완료된 반도체 소자의 어셈블리시에 와이너 본딩용 패드 패턴(이하, 본딩 패드라 칭함)이 형성되는 영역 및 오버레이 박스가 형성되는 위치를 나타낸다.3 is a view illustrating a position at which an overlay measurement pattern is formed according to an embodiment of the present invention, wherein reference numeral 30 denotes a chip, and 21 denotes a pad pattern for wine bonding during assembly of a manufactured and completed semiconductor device (hereinafter, , A bonding pad) and a position where an overlay box is formed.

도시된 바와 같이, 최근의 반도체 소자는 어셈블리시, 즉, 패키징시에 그 슬림화(Slim)를 위해 본딩 패드를 칩(30)의 중앙부에 설치하게 되며, 상기 본딩 패드 형성 영역(21)은 대략 17×0.3㎜의 크기를 갖는다. 그런데, 반도체 소자의 제조시에 상기한 본딩 패드 형성 영역(21)에는 본딩 패드를 형성하기 위한 최종의 금속배선 공정 이전에는 어떠한 패턴도 형성하지 않는다.As shown, a recent semiconductor device is provided with a bonding pad in the center of the chip 30 for slimming during assembly, i.e., packaging, the bonding pad forming region 21 is approximately 17 It has a size of 0.3 mm. However, no pattern is formed in the bonding pad formation region 21 described above in the manufacture of the semiconductor device before the final metallization process for forming the bonding pads.

따라서, 본 발명의 실시예에서는 상기한 본딩 패드 형성 영역(21) 상에 이전 레이어와 현 레이어간의 정렬 상태를 검출 및 보정하기 위한 오버레이 측정 패턴을 구비시킴으로써, 직접적이고도, 정확한 오차 검출이 수행되도록 한다.Therefore, in the embodiment of the present invention, by providing an overlay measurement pattern for detecting and correcting the alignment state between the previous layer and the current layer on the bonding pad forming region 21, direct and accurate error detection is performed. .

도 4는 본 발명의 실시예에 따른 오버레이 측정 패턴 형성용 레티클을 도시한 도면으로서, 도시된 바와 같이, 본 발명의 레티클(40)은 칩 노광 영역(31)에 오버레이 측정 패턴을 형성하기 위한 마스크 패턴(32)이 구비된다.4 is a diagram illustrating a reticle for forming an overlay measurement pattern according to an exemplary embodiment of the present invention. As illustrated, the reticle 40 of the present invention is a mask for forming an overlay measurement pattern in the chip exposure area 31. The pattern 32 is provided.

도 5는 본 발명의 실시예에 따른 오버레이 측정 패턴을 도시한 도면으로서, 도시된 바와 같이, 오버레이 측정 패턴(60)은 외부 박스(50A)와 상기 외부 박스(50A) 내에 배치되는 내부 박스(50B) 이루어지며, 여기서, 상기 외부 박스(50A)는 외부가 80×80㎛ 정도이고, 내부가 20×20㎛인 크기를 가지며, 상기 내부 박스는 10×10㎛의 크기를 갖는다.5 is a diagram illustrating an overlay measurement pattern according to an embodiment of the present invention. As illustrated, the overlay measurement pattern 60 is disposed in the outer box 50A and the inner box 50A. Here, the outer box (50A) has a size of about 80 × 80 ㎛ outside, 20 × 20 ㎛ inside, the inner box has a size of 10 × 10 ㎛.

따라서, 상기와 같은 크기를 갖는 오버레이 측정 패턴(60)은 17×0.3㎜의 크기를 갖는 본딩 패드 형성 영역 상에 원하는 수 만큼 형성시킬 수 있다.Therefore, the overlay measurement pattern 60 having the size as described above may be formed on the bonding pad forming area having the size of 17 × 0.3 mm as desired.

한편, 상기한 오버레이 측정 패턴(60)은 본딩 패드 형성 영역에 구비되기 때문에 실제 소자가 형성되는 영역에는 영향을 미치지 않지만, 이러한 오버레이 측정 패턴을 그대로 잔류시킬 경우에는 후속의 본딩 패드 형성시에 공정 결함을 유발할 수 있다.On the other hand, since the overlay measurement pattern 60 is provided in the bonding pad formation region, the overlay measurement pattern 60 does not affect the area where the actual element is formed. However, when the overlay measurement pattern is left as it is, process defects are formed during subsequent bonding pad formation. May cause.

따라서, 상기한 본딩 패드 형성시에 공정 결함이 유발되는 것을 방지하기 위하여, 본 발명의 실시예에서는 본딩 패드를 형성하기 위한 이전 공정인 메탈 콘택 레이어 형성시, 오버레이 측정 패턴이 형성된 본딩 패드 형성 영역을 포함한 칩 영역 전체에 BPSG막과 같은 층간절연막을 증착하고, 상기 BPSG막에 대한 평탄화를 수행한 후, 본딩 패드를 형성시켜 준다.Therefore, in order to prevent process defects from occurring during the formation of the above bonding pads, in the embodiment of the present invention, when forming a metal contact layer, which is a previous process for forming the bonding pads, a bonding pad formation region having an overlay measurement pattern is formed. An interlayer insulating film, such as a BPSG film, is deposited over the entire chip region, and after the planarization of the BPSG film, a bonding pad is formed.

자세하게, 도 6a에 도시된 바와 같이, 오버레이 측정 패턴(60)이 형성된 본딩 패드 영역을 포함한 칩 영역 전체 상부에 층간절연막인 BPSG막(61)을 증착한다. 이때, 오버레이 측정 패턴(60)에 의해 상기 BPSG막(61)에는 표면 단차가 발생되므로, 이러한 표면 단차를 제거하기 위해, 상기 BPSG막(61)에 대한 화학적기계연마 공정을 수행함으로써, 도 6b에 도시된 바와 같이, 표면 평탄화가 이루어진 BPSG막(61A)을 얻는다. 이후, 표면 평탄화가 이루어진 BPSG막(61A) 상에 금속막을 증착한 후, 이를 패터닝하여 본딩 패드(62)를 형성한다.In detail, as illustrated in FIG. 6A, the BPSG film 61, which is an interlayer insulating film, is deposited on the entire chip region including the bonding pad region where the overlay measurement pattern 60 is formed. At this time, since the surface step is generated in the BPSG film 61 by the overlay measurement pattern 60, in order to remove such a surface step, by performing a chemical mechanical polishing process for the BPSG film 61, as shown in Figure 6b As shown in the drawing, a BPSG film 61A having a surface planarization is obtained. Thereafter, a metal film is deposited on the BPSG film 61A having the surface planarized, and then patterned to form a bonding pad 62.

이 경우, 오버레이 측정 패턴은 BPSG막에 의해 완전 매립되기 때문에, 소자 측면에서 영향을 미치지 않게 된다.In this case, since the overlay measurement pattern is completely embedded by the BPSG film, it does not affect the device side.

이상에서와 같이, 본 발명은 제작·완료된 반도체 소자의 어셈블리 공정에서 와이어 본딩용 패드 패턴이 형성되는 칩 중앙부에 오버레이 측정 패턴을 형성시키기 때문에, 칩 사이즈가 커지더라도 칩 내부에 형성되는 이전 레이어와 현 레이어간의 정렬 상태를 정확하게 검출 및 보정할 수 있으며, 이에 따라, 반도체 소자의 제조수율 및 그 신뢰성을 향상시킬 수 있다.As described above, the present invention forms an overlay measurement pattern in the center of the chip in which the wire bonding pad pattern is formed in the fabrication process of the fabricated and completed semiconductor devices. The alignment between the layers can be detected and corrected accurately, thereby improving the production yield and reliability of the semiconductor device.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims

A method of forming an overlay measurement pattern, comprising an outer box formed in a previous layer process and an inner box formed in a current layer process, provided to detect and correct an alignment state between a previous layer and a current layer.

The method of forming an overlay measurement pattern of a semiconductor device, characterized in that formed in the center portion of the chip in which the pad pattern for wire bonding is formed in the assembly process.