KR20010004252A - A register-controlled digital delay locked loop - Google Patents

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Abstract

PURPOSE: A register-controlled digital delay locked loop is provided which detects the phase difference between an external clock and inner clock at the initial operation stage of the delay locked loop to enable the operation of the delay locked loop with a short delay time, reducing a chip area, power consumption and effect of power noise. CONSTITUTION: A register-controlled digital delay locked loop includes a clock buffer(20) for receiving and buffering an external clock to generate a first inner clock, a first delay chain(22) for delaying the inner clock by a predetermined period of time for synchronization of the first inner clock, and a second delay chain and delay monitor(23,26) for monitoring the delay time of the first delay chain. The register-controlled digital delay locked loop also has a phase comparator(28) for comparing the phase of the first inner clock with a second inner clock which is obtained by delaying the first inner clock by the delay chain and delay monitor, a shift controller(25) for controlling the delay time of the first and second delay chains according to the output of the phase comparator, a clock selection controller for generating a clock selection control signal for selecting source clocks of the first and second delay chains, and first and second multiplexing means for providing the first inner clock or its inverted clock as the source clocks of the first and second delay chains.

Description

레지스터-제어 디지털 지연동기루프{A register-controlled digital delay locked loop}A register-controlled digital delay locked loop

본 발명은 반도체 회로 기술에 관한 것으로, 특히 레지스터-제어(register-controlled) 디지털 지연동기루프(delay locked loop, DLL)에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to a register-controlled digital delay locked loop (DLL).

DLL은 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기시키기 위하여 사용되는 일종의 클럭 복구 회로로서, SDRAM, DDR SDRAM(double data rate synchronous dynamic random memory)과 같은 차세대 메모리나 시스템 IC에 널리 적용되고 있다.The DLL is a type of clock recovery circuit used to accurately synchronize the phase of the on-chip clock with the off-chip clock, and is widely applied to next-generation memory or system ICs such as SDRAM and DDR double data rate synchronous dynamic random memory (SDRAM).

첨부된 도면 도 1은 종래의 레지스터-제어 디지털 DLL의 블럭 구성을 도시한 것으로, 외부 클럭 CLK를 입력으로 하며 td1의 지연 시간을 가지는 클럭 버퍼(10)와, 클럭 버퍼(10)의 출력을 입력으로 하며 td2의 지연 시간을 가지는 두 개의 지연 체인(delay chain)(11, 12)과, 지연 체인(11)의 출력을 입력으로 하며 td3의 지연 시간을 가지는 클럭 드라이버(13)와, 클럭 드라이버(13)의 출력에 제어받아 데이터 출력 DQ를 출력하며 td4의 지연 시간을 가지는 I/O 블럭(17)과, 지연 체인(12)의 출력을 입력으로 하며 td5의 지연 시간을 가지는 지연 모니터(delay monitor)(14)와, 지연 모니터(14)의 출력 clk1과 클럭 버퍼(10)의 출력 clk2의 위상을 비교하기 위한 위상 비교기(phase comparator)(15)와, 위상 비교기(15)의 출력 pcout을 입력으로 하여 그 출력으로 지연 체인(11, 12)을 제어하는 DLL 쉬프트 제어기(16)로 구성되어 있다.1 is a block diagram of a conventional register-controlled digital DLL. The external clock CLK is input and a clock buffer 10 having a delay time of td1 and an output of the clock buffer 10 are input. Two delay chains 11 and 12 having a delay time of td2, an output of the delay chain 11, and a clock driver 13 having a delay time of td3 and a clock driver ( 13) the I / O block 17 having the delay time of td4 and the output of the delay chain 12 as the input and outputting the data output DQ under the control of the delay monitor having a delay time of td5. 14, a phase comparator 15 for comparing the phase of the output clk1 of the delay monitor 14 and the output clk2 of the clock buffer 10, and an output pcout of the phase comparator 15 are inputted. DLL shift control for delay chains 11 and 12 with its output It consists of the base 16.

상기의 구성을 가지는 DLL에서 외부 클럭 CLK와 데이터 출력 DQ의 타이밍을 정확히 맞추려면 하기의 수학식 1을 만족해야 한다.In order to accurately match the timing of the external clock CLK and the data output DQ in the DLL having the above configuration, the following Equation 1 must be satisfied.

td1+td2+td3+td4=n×Ttd1 + td2 + td3 + td4 = n × T

여기서, T는 외부 클럭 CLK 및 버퍼링된 클럭 clk2의 주기(cycle)를 나타내며, n은 정수이다.Where T represents the cycle of the external clock CLK and the buffered clock clk2, and n is an integer.

그리고, 지연 모니터(14)의 지연시간 td5는 td1+td3+td4가 되도록 설계되므로, 상기 수학식 1은 하기의 수학식 2와 같이 정리할 수 있다.Since the delay time td5 of the delay monitor 14 is designed to be td1 + td3 + td4, Equation 1 can be summarized as in Equation 2 below.

td2+td5=n×Ttd2 + td5 = n × T

즉, 위상 비교기(15)가 클럭 clk1과 clk2를 비교하여 지연 체인(11, 12)의 지연 시간 td2를 제어하면 외부 클럭 CLK와 데이터 출력 DQ의 타이밍을 정확히 맞출 수 있다.That is, when the phase comparator 15 compares the clocks clk1 and clk2 and controls the delay time td2 of the delay chains 11 and 12, the timing of the external clock CLK and the data output DQ can be precisely matched.

이때, 지연 체인(11, 12)의 지연 시간 td2는 최악의 경우를 고려하여 최소한 1T 이상이 되어야 한다. 만약, 100MHz 클럭을 생각해 보면 주기 T는 10ns이고, 100ps 정도의 지터(jitter)고려하여 지연 체인(11, 12)의 단위 지연(unit delay)으로 100ps 정도의 소자를 사용한다면 지연 체인(11, 12)은 100개 이상의 단위 지연 소자를 가져야만 한다.At this time, the delay time td2 of the delay chains 11 and 12 should be at least 1T considering the worst case. If we consider a 100 MHz clock, the period T is 10 ns, and if we use a device of about 100 ps as a unit delay of the delay chains 11 and 12 in consideration of jitter about 100 ps, the delay chains 11 and 12 ) Must have more than 100 unit delay elements.

최악의 경우, 100개의 단위 지연 소자가 모두 사용되어 clk1과 clk2의 위상이 같아졌다면 지연 체인(11, 12)에 의한 전력 소모가 클 것이며, 만일 파워 노이즈가 들어온다면 100개의 단위 지연 소자에 모두 영향을 주게 되므로 노이즈의 영향도 클 것이다.In the worst case, if all 100 unit delay elements are used and the phases of clk1 and clk2 are in phase, then the power consumption by the delay chains 11 and 12 will be large, and if power noise enters, it will affect all 100 unit delay elements. It will also affect the noise.

또한, 이처럼 많은 단위 지연 소자를 사용하게 되면 칩 면적이 증가하는 문제점이 있다.In addition, the use of such a unit delay element has a problem that the chip area increases.

본 발명은 지연 체인이 가지는 지연 시간(단위 지연 소자의 수)을 줄일 수 있는 레지스터-제어 디지털 지연동기루프를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a register-controlled digital delay synchronization loop capable of reducing the delay time (the number of unit delay elements) of a delay chain.

도 1은 종래의 레지스터-제어 디지털 DLL의 블럭 구성도.1 is a block diagram of a conventional register-controlled digital DLL.

도 2는 본 발명의 일 실시예에 따른 레지스터-제어 디지털 DLL의 블럭 구성도.2 is a block diagram of a register-controlled digital DLL according to an embodiment of the present invention.

도 3a 및 도 3b는 각각 DLL 동작 초기의 클럭 타이밍도.3A and 3B are clock timing diagrams at the beginning of DLL operation, respectively.

도 4는 상기 도 2의 제어 회로의 회로 구성 예시도.4 is an exemplary circuit configuration of the control circuit of FIG. 2.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 듀티 보정 회로21: Duty correction circuit

MUX1, MUX2, MUX3 : 멀티플렉서MUX1, MUX2, MUX3: Multiplexer

29 : 제어 회로29: control circuit

상기 목적을 달성하기 위하여 본 발명의 레지스터-제어 디지털 지연동기루프는, 외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단; 상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인; 상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터; 상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내1부 클럭의 위상을 비교하기 위한 위상 비교 수단; 상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단; 상기 위상 비교기의 출력 및 상기 제2 내부 클럭에 제어 받아 상기 제1 및 제2 지연 체인의 소오스 클럭을 선택하기 위한 클럭 선택 제어 신호를 출력하는 클럭 선택 제어 수단; 및 상기 클럭 선택 제어 신호에 제어 받아 상기 제1 내부 클럭 또는 상기 제1 내부 클럭의 반전 클럭을 상기 제1 및 제2 지연 체인의 소오스 클럭으로 제공하는 제1 및 제2 다중화 수단을 구비한다.In order to achieve the above object, the register-controlled digital delay synchronization loop of the present invention comprises: clock buffering means for generating a first internal clock which receives an external clock and buffers it; A first delay chain for delaying the internal clock by a time necessary for synchronizing the first internal clock; A second delay chain and delay monitor for monitoring a delay time of the first delay chain; Phase comparison means for comparing a phase of the first internal clock and the second internal clock whose first internal clock is delayed through the delay chain and the delay monitor; Shift control means for controlling the delay times of the first and second delay chains according to the output of the phase comparing means; Clock selection control means for controlling the output of the phase comparator and the second internal clock to output a clock selection control signal for selecting a source clock of the first and second delay chains; And first and second multiplexing means controlled by the clock selection control signal and providing the first internal clock or the inverted clock of the first internal clock to the source clocks of the first and second delay chains.

또한, 상기 목적을 달성하기 위하여 본 발명의 레지스터-제어 디지털 지연동기루프는, 외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단; 상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인; 상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터; 상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내1부 클럭의 위상을 비교하기 위한 위상 비교 수단; 상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단; 상기 제1 내부 클럭에 기초하여 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 작은 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭을 그대로 사용하고, 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 큰 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭의 반전 클럭을 사용하도록 하기 위한 클럭 선택 제어 수단을 구비한다.In addition, in order to achieve the above object, the register-controlled digital delay synchronization loop of the present invention includes: clock buffering means for generating a first internal clock which receives an external clock and buffers it; A first delay chain for delaying the internal clock by a time necessary for synchronizing the first internal clock; A second delay chain and delay monitor for monitoring a delay time of the first delay chain; Phase comparison means for comparing a phase of the first internal clock and the second internal clock whose first internal clock is delayed through the delay chain and the delay monitor; Shift control means for controlling the delay times of the first and second delay chains according to the output of the phase comparing means; When the delay time of the second internal clock to be compensated based on the first internal clock is less than one-half period of the first internal clock, the first internal clock as an input of the first and second delay chains; If the delay time of the second internal clock to be compensated for is greater than one-half period of the first internal clock to be compensated, the inverted clock of the first internal clock is input to the first and second delay chains. And a clock selection control means for using.

본 발명은 DLL 동작 초기에 위상 비교기 출력을 이용하여 위상 비교기로 입력되는 두 클럭 간의 위상차를 감지함으로써 지연 체인으로 입력되는 클럭 소오스를 제어하도록 구성하였다. DLL 동작 초기에 비교되는 두 클럭의 위상차가 클럭 소오스의 1/2 주기보다 작으면 클럭 소오스를 바꾸지 않고, DLL 동작 초기에 비교되는 두 클럭의 위상차가 1/2 주기보다 크면 클럭 소오스를 반전값으로 바꾸어 보상할 지연량이 1/2 주기보다 작게 되도록 한다. 그러므로 지연 체인이 가져야 할 전체 지연 시간은 1/2 주기이면 충분하다.The present invention is configured to control a clock source input into a delay chain by detecting a phase difference between two clocks input to a phase comparator using a phase comparator output at the beginning of a DLL operation. If the phase difference between the two clocks compared at the beginning of the DLL operation is less than one-half cycle of the clock source, the clock source is not changed. If the phase difference between the two clocks compared at the beginning of the DLL operation is greater than one-half period, the clock source is inverted. In other words, make the amount of delay to be compensated less than 1/2 cycle. Therefore, the total delay time that the delay chain should have is half a cycle.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 2는 본 발명의 일 실시예에 따른 레지스터-제어 디지털 DLL의 블럭 구성을 도시한 것으로, 상기 도 1에 도시된 종래의 레지스터-제어 디지털 DLL의 구성에 외부 클럭 CLK의 듀티 사이클(duty cycle)을 보정하는 듀티 보정 회로(21), 위상이 서로 180도 만큼 차이나는 클럭 inclk와 inclkB 중 어느 하나를 선택하여 지연 체인(22, 23)에 전달하는 2개의 멀티플렉서(MUX1, MUX2), 클럭 로드 매칭(clock load matching)을 위한 멀티플렉서(MUX3), DLL 동작 초기에 위상 비교기(28) 출력을 이용하여 지연 체인(22, 23)의 입력 클럭 소오스를 결정하는 제어 회로(29)가 부가된 구성을 가진다.2 is a block diagram of a register-controlled digital DLL according to an embodiment of the present invention, and the duty cycle of the external clock CLK in the configuration of the conventional register-controlled digital DLL illustrated in FIG. duty correction circuit 21 for correcting the duty cycle, two multiplexers MUX1 and MUX2 which select one of clock inclk and inclkB whose phases differ by 180 degrees from each other and transmit them to the delay chains 22 and 23, A multiplexer (MUX3) for clock load matching, and a control circuit 29 for determining the input clock source of the delay chains 22 and 23 using the output of the phase comparator 28 at the beginning of the DLL operation. Has a configuration.

즉, 외부 클럭 CLK을 버퍼링하여 위상이 서로 180도 만큼 차이나는 클럭 inclk와 inclkB를 출력하는 클럭 버퍼(20)와, 클럭 버퍼(20)로부터 출력된 클럭 inclk와 inclkB 중 어느 하나를 선택하여 지연 체인(22, 23)에 전달하는 멀티플렉서(MUX1, MUX2)와, 멀티플렉서(MUX1, MUX2)의 출력을 입력으로 하는 두 개의 지연 체인(22, 23)과, 지연 체인(22)의 출력을 입력으로 하는 클럭 드라이버(24)와, 클럭 드라이버(24)의 출력에 제어받아 데이터 출력 DQ를 출력하는 I/O 블럭(27)과, 지연 체인(23)의 출력을 입력으로 하며 지연 모니터(26)와, 멀티플렉서(MUX1, MUX2)의 채용에 따른 클럭 로드의 미스매치(mismatch)를 해결하기 위한 멀티플렉서(MUX3)와, 지연 모니터(26)의 출력 clk1과 멀티플렉서(MUX3)의 출력 clk2의 위상을 비교하기 위한 위상 비교기(28)와, 위상 비교기(28)의 출력 pcout을 입력으로 하여 그 출력으로 지연 체인(22, 23)을 제어하는 DLL 쉬프트 제어기(25)와, DLL 동작 초기에 위상 비교기(28) 출력 pcout을 이용하여 멀티플렉서(MUX1, MUX2)의 제어 신호 select를 출력하는 제어 회로(29)와, 외부 클럭 CLK의 듀티 사이클(duty cycle)을 보정하는 듀티 보정 회로(21)로 구성되어 있다.That is, a delay chain may be selected by selecting one of a clock buffer 20 that outputs clock inclk and inclkB that are buffered by an external clock CLK and having a phase difference of 180 degrees, and a clock inclk and inclkB output from the clock buffer 20. The multiplexers (MUX1, MUX2) to be delivered to (22, 23), two delay chains (22, 23) having the outputs of the multiplexers (MUX1, MUX2) as inputs, and the outputs of the delay chains (22) as inputs. A delay monitor 26, which receives the clock driver 24, an I / O block 27 controlled by the output of the clock driver 24 and outputs a data output DQ, and an output of the delay chain 23; Multiplexer (MUX3) for solving the mismatch of clock load according to the adoption of the multiplexers (MUX1, MUX2), and the phase of comparing the output clk1 of the delay monitor 26 and the output clk2 of the multiplexer (MUX3) Phase comparator 28 and output pcout of phase comparator 28 are input The control circuit outputs the control signal select of the multiplexers MUX1 and MUX2 using the DLL shift controller 25 that controls the delay chains 22 and 23 as its output and the phase comparator 28 output pcout at the beginning of DLL operation. And a duty cycle correction circuit 21 for correcting the duty cycle of the external clock CLK.

DLL 동작 초기에 위상 비교기(28)의 출력 pcout가 논리레벨 로우를 유지하면 즉, 첨부된 도면 도 3a에 도시된 바와 같이 보상할 지연 시간(Dcompen)이 0.5T보다 작을 때, 제어 회로(29)의 출력 select는 로우가 되어 멀티플렉서 MUX1 및 MUX2를 제어하여 클럭 inclk를 계속해서 지연 체인(22, 23)에 전달하고, 위상 비교기(28)의 출력 pcout가 하이를 유지하면 즉, 첨부된 도면 도 3b에 도시된 바와 같이 보상할 지연 시간(Dcompen)이 0.5T보다 클 때, 제어 회로(29)의 출력 select는 하이가 되어 클럭 inclk의 반전 신호인 inclkB를 지연 체인(22, 23)에 전달한다.If the output pcout of the phase comparator 28 remains at the logic level low at the beginning of the DLL operation, i.e. when the delay time D compen to compensate as shown in the accompanying figure 3A is less than 0.5T, the control circuit 29 Output select goes low to control multiplexers MUX1 and MUX2 to continuously pass clock inclk to delay chains 22 and 23, and if output pcout of phase comparator 28 remains high, i. When the delay time D compen to compensate, as shown in 3b, is greater than 0.5T, the output select of the control circuit 29 goes high to deliver inclkB, the inverted signal of the clock inclk, to the delay chains 22, 23. do.

즉, 도 3b에서 도시된 바와 같이 지연된 클럭 ckl1의 보상할 지연 시간이 0.5T보다 크면 그와 180도의 위상차를 가지는 clk1B로 대치하여 보상할 지연 시간이 0.5T보다 작게 되도록 지연 시간을 줄이는 것이다. 이는 결국 지연 체인(22, 23)을 이루는 단위 지연 소자의 수를 줄일 수 있도록 한다.That is, as shown in FIG. 3B, when the delayed clock ckl1 to be compensated for is larger than 0.5T, the delayed time is reduced so that the delayed time to compensate is replaced by clk1B having a phase difference of 180 degrees. This in turn makes it possible to reduce the number of unit delay elements forming the delay chains 22, 23.

제어 회로(29)는 DLL 동작 초기에만 동작하여 select 신호를 만들어 내고 DLL 동작 중에는 위상 비교기(28)로부터 인가된 입력 pcout에 상관 없이 미리 결정된 select 신호를 유지하게 된다.The control circuit 29 operates only at the beginning of the DLL operation to generate a select signal, and maintains the predetermined select signal regardless of the input pcout applied from the phase comparator 28 during the DLL operation.

첨부된 도면 도 4는 상기 제어 회로(29)의 회로 구성을 예시한 것으로, 제어 회로(29)는 다수의 플립플롭(flip-flop)으로 구성된 데이터 전달부(31)와, 데이터 전달부(31)의 출력의 앤드 연산을 통해 select 신호를 출력하는 select 신호 발생부(33)와, 제어 회로(29)가 DLL 동작 초기에만 동작하도록 하기 위한 동기 클럭 차단 신호 발생부(32) 및 동기 클럭 입력부(30)로 구성되어 있다.4 is a diagram illustrating a circuit configuration of the control circuit 29. The control circuit 29 includes a data transfer unit 31 and a data transfer unit 31 configured of a plurality of flip-flops. A select signal generator 33 for outputting a select signal through an AND operation of the output of the < RTI ID = 0.0 >), < / RTI > 30).

우선, 데이터 전달부(31)는 set 신호를 갖는 플립플롭 FF1과 reset 신호를 갖는 플립플롭 FF2, FF3로 구성되어 pcout을 입력 받아 클럭 입력에 동기시켜 Q1, Q2, Q3로 출력한다. 초기 리셋시 플립플롭 FF1, FF2, FF3는 Q1, Q2, Q3 출력을 각각 논리레벨 하이, 로우, 로우로 초기화하고, 리셋 후 입력 pcout가 로우 값을 유지하면 3 클럭 후 Q1, Q2, Q3을 모두 로우로 출력하며, 입력 pcout가 하이 값을 유지하면 2 클럭 후 Q1, Q2, Q3을 모두 하이로 출력한다.First, the data transfer unit 31 is composed of a flip-flop FF1 having a set signal and a flip-flop FF2 and FF3 having a reset signal. The data transfer unit 31 receives pcout and outputs it to Q1, Q2 and Q3 in synchronization with a clock input. On initial reset, flip-flops FF1, FF2, and FF3 initialize the Q1, Q2, and Q3 outputs to logic level high, low, and low, respectively.After reset, if the input pcout remains low, all three of Q1, Q2, and Q3 are clocked after three clocks. It outputs low and outputs Q1, Q2, and Q3 high after two clocks if the input pcout remains high.

select 신호 발생부(33)는 낸드 게이트와 인버터로 구성되어 데이터 전달부(31)의 출력 Q1, Q2, Q3을 앤드 연산하여, 초기 리셋시 select 신호를 로우로 출력하고, 그 후 Q1, Q2, Q3가 모두 하이일 때만 select 신호를 하이로 출력한다.The select signal generator 33 is composed of a NAND gate and an inverter, and performs an AND operation on the outputs Q1, Q2, and Q3 of the data transfer unit 31, and outputs the select signal low during initial reset, and thereafter, Q1, Q2, The select signal is output high only when both Q3 are high.

동기 클럭 차단 신호 발생부(32)는 데이터 전달부(31)의 출력 Q1, Q2, Q3를 입력으로 하는 노아 게이트와, 그 출력을 반전시키는 인버터와, 그 출력과 select 신호 발생부(33)의 낸드 게이트의 출력을 낸딩하는 낸드 게이트로 이루어져, 초기 리셋 후 일정 시간 동안만 pcout 신호로부터 select 신호를 만들어 출력한 후 데이터 전달부(31)로 입력되는 클럭 clk1을 차단하여 select 신호를 그대로 유지하기 위한 구성으로, Q1, Q2, Q3가 모두 로우이거나 Q1, Q2, Q3가 모두 하이이면 mk_out 신호를 하이로 출력한다.The synchronous clock cutoff signal generator 32 includes a NOR gate that inputs the outputs Q1, Q2, and Q3 of the data transfer unit 31, an inverter that inverts the output, and an output and a select signal generator 33. Consists of a NAND gate to NAND output of the NAND gate, to generate a select signal from the pcout signal only for a predetermined time after the initial reset, and then output the select signal to block the clock clk1 input to the data transfer unit 31 to maintain the select signal as it is In this configuration, when Q1, Q2, and Q3 are all low or Q1, Q2 and Q3 are all high, the mk_out signal is output high.

동기 클럭 입력부(30)는 클럭 ckl1을 반전시키는 인버터와, 그 출력 및 mk_out 신호를 입력으로 하여 플립플롭 FF1, FF2, FF3의 클럭 입력으로 출력하는 노아 게이트로 구성되며, 초기 리셋 후 클럭 clk1을 데이터 전달부(31)의 클럭으로 입력시키고, mk_out 신호가 하이가 되면 데이터 전달부(31)의 클럭 입력을 로우로 계속 유지시켜 Q1, Q2, Q3 값이 변하지 않도록 하는 역할을 한다.The synchronous clock input unit 30 includes an inverter for inverting the clock ckl1, a noah gate for outputting the output and the mk_out signal to the clock inputs of the flip-flops FF1, FF2, and FF3. When the mk_out signal becomes high and the mk_out signal becomes high, the clock input of the transfer unit 31 is kept low, thereby serving to prevent the Q1, Q2, and Q3 values from changing.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

전술한 본 발명은 DLL 동작 초기에 외부 클럭과 내부 클럭의 위상차를 감지하여 적은 지연 시간으로 DLL 동작이 가능하도록 함으로써 칩 면적, 전력 소모 및 파워 노이즈의 영향을 감소시키는 효과가 있다. 실제로 지연 체인을 이루는 단위 지연 소자의 수를 40% 가량 줄이더라도 정상적인 DLL 동작이 가능하다.The present invention described above has the effect of reducing the influence of chip area, power consumption and power noise by detecting the phase difference between the external clock and the internal clock at the beginning of the DLL operation to enable the DLL operation with a low delay time. In fact, even if the number of unit delay elements in the delay chain is reduced by 40%, normal DLL operation is possible.

Claims (8)

외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단;Clock buffering means for generating a first internal clock which receives an external clock and buffers the external clock; 상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인;A first delay chain for delaying the internal clock by a time necessary for synchronizing the first internal clock; 상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터;A second delay chain and delay monitor for monitoring a delay time of the first delay chain; 상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내1부 클럭의 위상을 비교하기 위한 위상 비교 수단;Phase comparison means for comparing a phase of the first internal clock and the second internal clock whose first internal clock is delayed through the delay chain and the delay monitor; 상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단;Shift control means for controlling the delay times of the first and second delay chains according to the output of the phase comparing means; 상기 위상 비교기의 출력 및 상기 제2 내부 클럭에 제어 받아 상기 제1 및 제2 지연 체인의 소오스 클럭을 선택하기 위한 클럭 선택 제어 신호를 출력하는 클럭 선택 제어 수단; 및Clock selection control means for controlling the output of the phase comparator and the second internal clock to output a clock selection control signal for selecting a source clock of the first and second delay chains; And 상기 클럭 선택 제어 신호에 제어 받아 상기 제1 내부 클럭 또는 상기 제1 내부 클럭의 반전 클럭을 상기 제1 및 제2 지연 체인의 소오스 클럭으로 제공하는 제1 및 제2 다중화 수단First and second multiplexing means controlled by the clock selection control signal and providing a first internal clock or an inverted clock of the first internal clock as a source clock of the first and second delay chains; 을 구비하는 레지스터-제어 디지털 지연동기루프.A register-controlled digital delay lock loop comprising: 제1항에 있어서,The method of claim 1, 상기 제1 내부 클럭과 상기 제2 내부 클럭의 로드 매칭을 위한 제3 다중화 수단을 더 포함하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.And a third multiplexing means for load matching the first internal clock and the second internal clock. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 내부 클럭 및 상기 제1 내부 클럭의 반전 클럭의 듀티 사이클을 보정하기 위한 듀티 보정 수단을 더 포함하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.And a duty cycle correction means for correcting the duty cycles of the first internal clock and the inverted clock of the first internal clock. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 클럭 선택 제어 수단이,The clock selection control means; 상기 위상 비교기의 출력을 입력으로 하며 셋(set) 신호 입력단을 갖는 제1 플립플롭과, 상기 제1 플립플롭의 출력을 입력으로 하며 리셋(reset) 신호 입력단을 갖는 제2 플립플롭과, 상기 제2 플립플롭의 출력을 입력으로 하며 리셋 신호 입력단을 갖는 제3 플립플롭을 포함하는 데이터 전달부;A first flip-flop having an output of the phase comparator and having a set signal input, a second flip-flop having an output of the first flip-flop as an input and having a reset signal input; A data transfer unit including a third flip-flop having an output of two flip-flops as an input and having a reset signal input terminal; 상기 제1 내지 제3 플립플롭의 출력을 논리곱하여 상기 클럭 선택 제어 신호를 출력하는 클럭 선택 제어 신호 발생부;A clock selection control signal generator for outputting the clock selection control signal by ANDing the outputs of the first to third flip-flops; 상기 데이터 전달부의 초기 리셋 후 일정 시간 이후에 상기 제1 내지 제3 플립플롭의 출력을 차단하기 위한 동기 클럭 차단 신호를 생성하는 동기 클럭 차단 신호 발생부; 및A synchronous clock cutoff signal generator configured to generate a synchronous clock cutoff signal for blocking the output of the first to third flip-flops after a predetermined time after the initial reset of the data transfer unit; And 상기 동기 클럭 차단 신호에 제어 받아 상기 제2 내부 클럭을 상기 제1 내지 제3 플립플롭의 클럭 입력으로 제공하기 위한 동기 클럭 입력부를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.And a synchronous clock input unit for controlling the synchronous clock cutoff signal and providing the second internal clock to the clock inputs of the first to third flip-flops. 제4항에 있어서,The method of claim 4, wherein 상기 클럭 선택 제어 신호 발생부가,The clock selection control signal generator, 상기 제1 내지 제3 플립플롭의 출력을 입력으로 하는 제1 낸드 게이트와,A first NAND gate having an output of the first to third flip-flops as an input; 상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.And an inverter for inverting the output of said first NAND gate. 제5항에 있어서,The method of claim 5, 상기 동기 클럭 차단 신호 발생부가,The synchronous clock blocking signal generator, 상기 제1 내지 제3 플립플롭의 출력을 논리합한 값과 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.And a second NAND gate having a value obtained by ORing the outputs of the first to third flip-flops and an output of the first NAND gate. 제6항에 있어서,The method of claim 6, 상기 동기 클럭 입력부가,The synchronous clock input unit, 상기 제2 내부 클럭의 반전 신호와 상기 동기 클럭 차단 신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.And a NOR gate for inputting the inverted signal of the second internal clock and the synchronous clock cutoff signal. 외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단;Clock buffering means for generating a first internal clock which receives an external clock and buffers the external clock; 상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인;A first delay chain for delaying the internal clock by a time necessary for synchronizing the first internal clock; 상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터;A second delay chain and delay monitor for monitoring a delay time of the first delay chain; 상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내1부 클럭의 위상을 비교하기 위한 위상 비교 수단;Phase comparison means for comparing a phase of the first internal clock and the second internal clock whose first internal clock is delayed through the delay chain and the delay monitor; 상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단;Shift control means for controlling the delay times of the first and second delay chains according to the output of the phase comparing means; 상기 제1 내부 클럭에 기초하여 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 작은 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭을 그대로 사용하고, 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 큰 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭의 반전 클럭을 사용하도록 하기 위한 클럭 선택 제어 수단When the delay time of the second internal clock to be compensated based on the first internal clock is less than one-half period of the first internal clock, the first internal clock as an input of the first and second delay chains; If the delay time of the second internal clock to be compensated for is greater than one-half period of the first internal clock to be compensated, the inverted clock of the first internal clock is input to the first and second delay chains. Means for clock selection to use 을 구비하는 레지스터-제어 디지털 지연동기루프.A register-controlled digital delay lock loop comprising:
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