KR20010004032A - method of restraining crack at solder ball of semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지의 솔더 볼 크랙 억제 방법에 관한 것으로서, 보다 구체적으로는 반도체 패키지에 마운트되어 기판에 실장된 솔더 볼에, 기판과 패키키간의 열팽창계수 차이로 인해 크랙이 진행되는 것을 억제하는 방법에 관한 것이다.The present invention relates to a method of suppressing solder ball cracks in a semiconductor package, and more particularly, to a method of suppressing crack propagation due to a difference in thermal expansion coefficient between a substrate and a package in solder balls mounted on a semiconductor package and mounted on a substrate. It is about.
기존의 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 실시하는 것에 의해 제조되었다.Existing packages are manufactured by first cutting a wafer along a scribe line, separating the wafer into individual semiconductor chips, and then performing various packaging processes for each semiconductor chip.
그러나, 상기된 기존의 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려하게 되면, 공정수가 너무 많다는 문제점을 안고 있다.However, since the conventional package described above requires many unit processes to be performed for each semiconductor chip, considering the semiconductor chips manufactured from one wafer, there is a problem that the number of processes is too large.
그래서, 최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 상기된 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었다. 이러한 방법으로 제조된 패키지를 웨이퍼 레벨 패키지라 하는데, 이의 구조를 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.Therefore, in recent years, a method of manufacturing a package by first performing the above-described packaging process in a wafer state without cutting the wafer first and finally cutting along the scribe line has been proposed. A package manufactured in this manner is called a wafer level package, and its structure will be described below with reference to FIG. 1.
웨이퍼(1) 표면에는 실리콘 질화막인 보호막(미도시)이 도포되어 있다. 웨이퍼(1)에 구성된 반도체 칩의 본딩 패드(2)는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다. 보호막 전체 표면에 하부 절연층(3)이 도포되어 있다. 본딩 패드(2) 상부에 위치한 하부 절연층(3) 부분이 식각되어 본딩 패드(2)가 노출되어 있다. 일단이 본딩 패드(2)에 전기적으로 연결된 금속 패턴(4)이 하부 절연층(3)상에 형성된다. 하부 절연층(3) 표면에 상부 절연층(5)이 도포되고, 금속 패턴(4)의 타단 상부에 위치한 상부 절연층(5) 부분이 식각되어, 금속 패턴(4)의 타단이 노출된다. 노출된 금속 패턴(4)의 타단이 솔더 볼(7)이 마운트되는 볼 랜드가 된다. 볼 랜드에 접합 보조층(6)이 형성되고, 솔더 볼(7)이 접합 보조층(6)에 마운트된다. 이러한 공정은 웨이퍼 레벨에서 실시되고, 마지막으로 스크라이브 라인을 따라 웨이퍼(1)를 절단하여 개개의 반도체 칩으로 분리하면, 웨이퍼 레벨 패키지가 완성된다.A protective film (not shown), which is a silicon nitride film, is coated on the wafer 1 surface. The bonding pads 2 of the semiconductor chip formed in the wafer 1 are exposed through grooves formed in the protective film by etching. The lower insulating layer 3 is applied to the entire protective film surface. A portion of the lower insulating layer 3 positioned on the bonding pad 2 is etched to expose the bonding pad 2. A metal pattern 4, one end of which is electrically connected to the bonding pad 2, is formed on the lower insulating layer 3. The upper insulating layer 5 is applied to the surface of the lower insulating layer 3, and a portion of the upper insulating layer 5 located above the other end of the metal pattern 4 is etched to expose the other end of the metal pattern 4. The other end of the exposed metal pattern 4 becomes a ball land on which the solder balls 7 are mounted. The bonding auxiliary layer 6 is formed in the ball land, and the solder balls 7 are mounted on the bonding auxiliary layer 6. This process is carried out at the wafer level, and finally, the wafer 1 is cut along the scribe line and separated into individual semiconductor chips to complete the wafer level package.
그런데, 종래의 웨이퍼 레벨 패키지는 솔더 볼의 접합 강도가 매우 취약하다. 그 이유는 다음과 같다. 종래에는 금속 패턴이 서로 분리된 2개의 절연층에 의해 상하에서 지지되므로 금속 패턴의 지지 구조가 매우 취약하다. 따라서, 볼 랜드는 상부 절연층에서 노출되는 금속 패턴의 일부가 되므로, 이러한 볼 랜드에 마운트된 솔더 볼의 접합 강도가 매우 취약하게 된다.However, the conventional wafer level package is very weak in the bonding strength of the solder ball. The reason for this is as follows. Conventionally, since the metal pattern is supported up and down by two insulating layers separated from each other, the support structure of the metal pattern is very weak. Therefore, since the ball lands become part of the metal pattern exposed in the upper insulating layer, the bonding strength of the solder balls mounted on these ball lands becomes very weak.
특히, 솔더 볼이 크랙되는 주된 요인은 솔더 볼이 기판에 마운트된 후, 수평 방향으로 작용하는 전단 응력을 받기 때문이다. 이러한 이유는, 반도체 칩의 열팽창계수가 4ppm인데 비해서 기판의 열팽창계수는 18ppm으로 매우 높다. 따라서, 기판이 반도체 칩보다 매우 많이 팽창되므로, 그 사이에 배치된 솔더 볼이 측면으로부터 전단 응력을 심하게 받아서, 솔더 볼에 크랙이 발생되는 문제점이 있었다.In particular, the main reason for cracking the solder ball is that the solder ball is subjected to a shear stress acting in the horizontal direction after the solder ball is mounted on the substrate. This is because the thermal expansion coefficient of the semiconductor chip is 4 ppm, whereas the thermal expansion coefficient of the substrate is 18 ppm. Therefore, since the substrate is expanded much more than the semiconductor chip, the solder balls disposed therebetween receive severe shear stresses from the side surfaces, causing cracks in the solder balls.
이와 같이, 웨이퍼 레벨 패키지에서 솔더 볼의 접합 강도 측면에서 문제가 있는데도, 굳이 솔더 볼을 계속 사용하는 이유는 리드 프레임과 같은 다른 수단보다 솔더 볼이 전기 신호 전달 경로를 단축시킬 수 있기 때문이다. 전기 신호 전달 경로의 단축은 반도체 칩이 고집적화되어 감에 따라 필연적으로 요구되는 사항이다.As such, even though there are problems in terms of bonding strength of solder balls in wafer-level packages, the reason why solder balls continue to be used is that solder balls can shorten the electrical signal transmission path than other means such as lead frames. Shortening of the electrical signal transmission path is inevitably required as semiconductor chips become highly integrated.
따라서, 본 발명은 종래의 반도체 패키지가 안고 있는 제반 문제점을 해소하기 위해 안출된 것으로서, 수평 방향으로 작용하는 전단 응력이 솔더 볼에 먼저 인가되지 않도록 하여, 신호 전달 경로는 짧게 유지하면서도 솔더 볼의 크랙을 억제할 수 있는 반도체 패키지의 솔더 볼 크랙 억제 방법을 제공하는데 목적이 있다.Accordingly, the present invention has been made to solve all the problems of the conventional semiconductor package, so that the shear stress acting in the horizontal direction is not applied to the solder ball first, so that the signal transmission path is kept short while cracking the solder ball. It is an object of the present invention to provide a method for suppressing solder ball cracks in a semiconductor package capable of suppressing the loss.
도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.1 is a cross-sectional view showing a conventional wafer level package.
도 2 내지 도 14는 본 발명의 실시예 1에 따른 솔더 볼 크랙 억제 방법이 적용된 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면.2 to 14 are views showing a wafer level package to which the solder ball crack suppression method according to Example 1 of the present invention is applied in the order of manufacturing process;
도 15 내지 도 17은 본 발명의 실시예 2에 따른 솔더 볼 크랙 억제 방법이 적용된 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.15 to 17 are cross-sectional views sequentially showing a wafer level package to which a solder ball crack suppression method according to Embodiment 2 of the present invention is applied.
- 도면의 주요 부분에 대한 부호의 설명 -Description of symbols for the main parts of the drawings
10 ; 웨이퍼 11 ; 본딩 패드10; Wafer 11; Bonding pads
20 ; 제 1 절연층 30 ; 금속 패턴20; First insulating layer 30; Metal pattern
40 ; 제 2 절연층 41 ; 볼 랜드40; Second insulating layer 41; Boland
42 ; 더미 범프 랜드 50 ; 접합 보조층42; Dummy bump land 50; Bonding auxiliary layer
60 ; 제 3 절연층 80,81,82,83,84,85 ; 더미 범프60; Third insulating layer 80,81,82,83,84,85; Pile bump
86 ; 요철부 90 ; 솔더 볼86; Irregularities 90; Solder ball
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 솔더 볼 크랙 억제 방법은 다음과 같다.In order to achieve the above object, the solder ball crack suppression method according to the present invention is as follows.
반도체 패키지의 몸체의 일면 중앙에 형성된 솔더 볼이 마운트되는 볼 랜드를 형성한다. 패키지 몸체의 일면 외곽에는 볼 랜드 주위를 따라 더미 범프 랜드를 형성한다. 더미 범프 랜드는 패키지 몸체의 절연층의 가장자리를 따라 배열된 원형이거나 또는 패키지 몸체의 모서리에 배열된 90。로 각진 형상과 중앙에 배열된 긴 슬로트 형상으로 형성한다. 각 더미 범프 랜드와 볼 랜드에 더미 범프와 솔더 볼을 마운트한다.A solder land formed in the center of one surface of the body of the semiconductor package is formed to form a ball land. The outer side of the package body forms a dummy bump land along the ball land. The dummy bump lands are formed in a circular arrangement along the edge of the insulating layer of the package body or in a 90 ° angled arrangement in the corner of the package body and a long slot shape arranged in the center. Mount dummy bumps and solder balls on each dummy bump land and ball land.
상기된 본 발명에 의하면, 반도체 칩의 가장자리를 따라 더미 범프들이 배치되므로써, 기판 실장 후 측면로부터 작용하는 전단 응력이 솔더 볼보다 우선적으로 더미 범프들에 인가된다. 따라서, 솔더 볼에 크랙이 발생되는 현상이 억제된다.According to the present invention described above, since the dummy bumps are disposed along the edge of the semiconductor chip, the shear stress acting from the side surface after the substrate mounting is applied to the dummy bumps preferentially over the solder balls. Therefore, the phenomenon that a crack generate | occur | produces in a solder ball is suppressed.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.
[실시예 1]Example 1
도 2 내지 도 14는 본 발명의 실시예 1에 따른 솔더 볼 크랙 억제 방법이 적용되는 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 도면이다.2 to 14 are views illustrating a wafer level package to which the solder ball crack suppression method according to Embodiment 1 of the present invention is applied, in order of manufacturing process.
도 2를 참조로 하여, 복수개의 반도체 칩이 구성된 웨이퍼(10)의 본딩 패드 형성면에 제 1 절연층(20)을 도포한 후, 제 1 절연층(20)을 식각하여 반도체 칩의 본딩 패드(11)를 노출시킨다.Referring to FIG. 2, after applying the first insulating layer 20 to the bonding pad forming surface of the wafer 10 including the plurality of semiconductor chips, the first insulating layer 20 is etched to bond the semiconductor pads to the bonding pads. (11) is exposed.
그런 다음, 도 3과 같이 금속막(30)을 제 1 절연층(20)상에 증착한 후, 금속막을 패터닝하여, 도 4와 같은 일단이 본딩 패드(11)에 연결된 금속 패턴(30)을 형성한다.Then, the metal film 30 is deposited on the first insulating layer 20 as shown in FIG. 3, and then the metal film is patterned to form a metal pattern 30 having one end connected to the bonding pad 11 as shown in FIG. 4. Form.
이어서, 도 5를 참조로, 제 2 절연층(40)을 제 1 절연층(20)상에 도포한 후, 제 2 절연층(40)을 식각하여 볼 랜드(41) 뿐만이 아니라 더미 범프 랜드(42)도 형성한다. 더미 범프 랜드(42)는 후술되는 더미 범프가 형성되는 영역으로서, 그 위치와 형상은 도 13 및 도 14에 도시되어 있다.Subsequently, referring to FIG. 5, after applying the second insulating layer 40 on the first insulating layer 20, the second insulating layer 40 is etched to not only the ball land 41 but also the dummy bump lands ( 42). The dummy bump land 42 is an area in which the dummy bumps to be described later are formed, and their positions and shapes are shown in FIGS. 13 and 14.
도 13에서는, 더미 범프(80,81)가 패키지의 밑면 가장자리를 따라 배열된다. 즉, 도면부호 80인 더미 범프는 패키지의 각 모서리 부분에 배치되고, 도면부호 81인 더미 범프는 양측 솔더 볼(90) 사이의 양측 중앙에 배치된다. 특히, 각 더미 범프(80,81)의 형상은 원형이다. 더미 범프(80,81)가 상기와 같은 형상으로 배열되므로, 당연히 더미 범프 랜드(42)도 상기된 형상으로 전술된 위치에 형성된다.In FIG. 13, dummy bumps 80, 81 are arranged along the bottom edge of the package. That is, the dummy bumps 80 are disposed at each corner portion of the package, and the dummy bumps 81 are disposed at both centers between the two solder balls 90. In particular, the shape of each dummy bump 80, 81 is circular. Since the dummy bumps 80 and 81 are arranged in such a shape, the dummy bump lands 42 are naturally formed in the above-described positions in the above-described shape.
한편, 도 14에서는, 패키지의 밑면의 각 모서리에 90。로 각진 형상의 더미 범프(82)가 배치되고, 각 솔더 볼(90) 사이 중앙에 긴 슬로트 형상을 갖는 2개의 더미 범프(83)가 배치된다. 따라서, 더미 범프(82,83)가 상기와 같은 형상으로 배치되면, 더미 범프 랜드(42)도 이러한 형상으로 전술된 위치에 형성된다.On the other hand, in Fig. 14, the dummy bumps 82 having an angle of 90 degrees are arranged at each corner of the bottom surface of the package, and two dummy bumps 83 having a long slot shape in the center between the solder balls 90 are formed. Is placed. Therefore, when the dummy bumps 82 and 83 are arranged in such a shape, the dummy bump lands 42 are also formed in the above-described positions in this shape.
계속해서, 도 6과 같이, 각 볼 랜드(41)에 접합 보조층(50)을 형성하고, 제 3 절연층(60)을 제 2 절연층(40)상에 도포한다. 그런 다음, 도 7과 같이 제 3 절연층(60)을 식각하여, 접합 보조층(50)을 노출시킨다. 여기서, 제 3 절연층(60) 도포 공정과 식각 공정을 생략될 수 있다. 다만, 접합 보조층(50)이 제 3 절연층(60)에 의해 측면으로부터 지지를 받을 수 있는 잇점은 있다.Subsequently, as shown in FIG. 6, the bonding auxiliary layer 50 is formed on each ball land 41, and the third insulating layer 60 is applied on the second insulating layer 40. Then, as shown in FIG. 7, the third insulating layer 60 is etched to expose the bonding auxiliary layer 50. Here, the process of applying the third insulating layer 60 and the etching process may be omitted. However, there is an advantage that the bonding auxiliary layer 50 can be supported from the side surface by the third insulating layer 60.
제 3 절연층(60)이 도포된 상태를 전제로 해서, 도 8과 같이 더미 범프 랜드(42) 부분이 개구된 금속 마스크(70)를 제 3 절연층(60)을 이용해서, 구리나 알루미늄 또는 솔더 재질의 더미 범프(80)를 더미 범프 랜드(42)에 증착한다. 그런 다음, 금속 마스크(70)를 제거한 후, 전체 결과물을 뒤집으면 도 9와 같이 된다.Assuming that the third insulating layer 60 is applied, copper or aluminum using the third insulating layer 60 as the metal mask 70 in which the dummy bump lands 42 are opened as shown in FIG. 8. Alternatively, the dummy bumps 80 of solder material are deposited on the dummy bump lands 42. Then, after removing the metal mask 70, the entire result is reversed as shown in FIG.
이어서, 도 10과 같이 각 볼 랜드(41)에 솔더 볼(90)을 마운트한 후, 스크라이브 라인을 따라 웨이퍼(10)를 절단하면, 도 11에 도시된 실시예 1에 따른 웨이퍼 레벨 패키지가 완성된다. 전술되었던 도 13과 도 14는 최종적으로 완성된 웨이퍼 레벨 패키지의 저면을 나타낸 것으로서, 각 더미 범프(80,81,82,83)의 형상과 배치 구조는 이미 설명되었으므로 반복 설명은 생략한다.Subsequently, after mounting the solder balls 90 to the respective ball lands 41 as shown in FIG. 10, the wafer 10 is cut along the scribe line, thereby completing the wafer level package according to the first embodiment shown in FIG. 11. do. 13 and 14 illustrate the bottom surface of the finally completed wafer level package, and the shape and arrangement of the dummy bumps 80, 81, 82, and 83 have already been described, and thus, repeated descriptions thereof will be omitted.
도 12는 상기된 구조로 이루어진 웨이퍼 레벨 패키지가 기판(B)에 실장된 상태를 나타낸 단면도이다. 도시된 바와 같이, 솔더 볼(90)과 더미 범프(80)가 솔더 페이스트(100)를 매개로 기판(B)에 실장된다. 이러한 상태가 되면, 각 솔더 볼(90)의 외곽에는 더미 범프(80)들이 배치된 구조가 되므로, 반도체 칩과 기판(B)간의 열팽창계수 차이로 인해 발생되는 전단 응력이 우선적으로 각 더미 범프(80)에 인가된다. 따라서, 더미 범프(80)에 크랙이 발생되고, 결과적으로 솔더 볼(90)에는 전단 응력이 약화되어 크랙 발생이 억제된다.12 is a cross-sectional view showing a state in which a wafer level package having the above-described structure is mounted on a substrate (B). As shown, the solder balls 90 and the dummy bumps 80 are mounted on the substrate B via the solder paste 100. In such a state, since the dummy bumps 80 are arranged outside the solder balls 90, the shear stresses generated by the difference in thermal expansion coefficient between the semiconductor chip and the substrate B are preferentially applied to each dummy bump ( 80). Accordingly, cracks are generated in the dummy bumps 80, and as a result, the shear stress is weakened in the solder balls 90, and cracks are suppressed.
[실시예 2]Example 2
도 15 내지 도 17은 본 발명의 실시예 2에 따라 솔더 볼 크랙 억제 방법이 적용된 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.15 to 17 are cross-sectional views sequentially illustrating a wafer level package to which a solder ball crack suppression method is applied according to Embodiment 2 of the present invention.
도 15는 실시예 1의 도 8에 도시된 구조와 일견 유사하다. 그러나, 본 실시예에서는 더미 범프를 2회로 나누어서 형성한다. 따라서, 도 15에서는 도 8에서 형성된 더미 범프보다 높이가 낮게 금속 마스크(70)를 이용해서 더미 범프(84)를 더미 범프 랜드(42)에 형성한다.FIG. 15 is similar to the structure shown in FIG. 8 of the first embodiment. However, in this embodiment, the dummy bumps are formed by dividing into two. Therefore, in FIG. 15, the dummy bumps 84 are formed in the dummy bump lands 42 using the metal mask 70 to have a height lower than that of the dummy bumps formed in FIG. 8.
그런 다음, 도 16과 같이 다른 금속 마스크(71)를 이용해서 앞서 형성되었던 더미 범프(84)상에 다른 더미 범프(85)를 2차로 형성한다. 이때, 금속 마스크(71)의 개구부에는 소정 형상의 패턴(72)이 배치되어서, 2차로 형성되는 더미 범프(85)는 요철 형상을 이루게 된다.Then, another dummy bump 85 is secondarily formed on the dummy bump 84 previously formed using another metal mask 71 as shown in FIG. 16. At this time, the pattern 72 of a predetermined shape is disposed in the opening of the metal mask 71, so that the dummy bumps 85, which are formed secondarily, have an uneven shape.
따라서, 금속 마스크(71)를 제거하게 되면, 2차 더미 범프(85) 표면에는 요철부(86)가 형성되고, 도 17과 같이 요철부(86)가 솔더 페이스트(100)를 매개로 기판(B)에 실장된다. 요철부(86)는 기판(B)과 더미 범프(84,85)간의 접촉 면적을 증가시키므로써, 더미 범프(84,85)와 기판(B)간에 접합 강도를 강화시키는 기능을 한다. 더미 범프(84,85)와 기판(B)간에 접합 강도가 강화되면, 전단 응력에 의해 우선적으로 크랙이 발생되는 더미 범프(84,85)가 전단 응력에 대해 완전 파손되지 않고 지탱하게 되므로써, 전단 응력이 솔더 볼(90)에 인가되는 정도를 경감시킬 수 있는 잇점이 있다.Therefore, when the metal mask 71 is removed, the uneven parts 86 are formed on the surface of the secondary dummy bump 85, and the uneven parts 86 are formed on the substrate through the solder paste 100 as shown in FIG. 17. It is mounted in B). The uneven portion 86 increases the contact area between the substrate B and the dummy bumps 84 and 85, thereby enhancing the bonding strength between the dummy bumps 84 and 85 and the substrate B. When the bonding strength between the dummy bumps 84 and 85 and the substrate B is strengthened, the shear bumps 84 and 85, which are preferentially cracked due to the shear stress, are sustained without being completely damaged against the shear stress. There is an advantage that can reduce the degree to which the stress is applied to the solder ball (90).
한편, 상기된 실시예 1 및 2에서는 본 발명에 따른 방법을 웨이퍼 레벨 패키지에 적용하였다. 따라서, 웨이퍼 레벨 패키지에서는 볼 랜드 및 더미 범프 랜드가 절연층에 형성되는 것으로 예시되었다. 그러나, 본 발명에 따른 방법이 웨이퍼 레벨 패키지에 국한되는 것은 물론 아니고, 솔더 볼을 외부 접속 단자로 갖는 현재까지 개시된 반도체 패키지에 모두 적용될 수 있다. 그러므로, 볼 랜드 및 더미 범프 랜드는 일반적인 반도체 패키지에서 반도체 칩을 밀봉하는 포괄적인 개념인 패키지 몸체에 형성되는 것으로 이해될 것이다.On the other hand, in Examples 1 and 2 described above, the method according to the present invention was applied to a wafer level package. Thus, in the wafer level package, it is illustrated that ball lands and dummy bump lands are formed in the insulating layer. However, the method according to the present invention is not limited to the wafer level package, but can be applied to all of the semiconductor packages disclosed so far having solder balls as external connection terminals. Therefore, it will be understood that ball lands and dummy bump lands are formed in the package body, which is a comprehensive concept of sealing semiconductor chips in a general semiconductor package.
이상에서 설명한 바와 같이 본 발명에 의하면, 솔더 볼 외곽으로 더미 범프들이 배치되므로써, 전단 응력이 우선적으로 더미 범프에 인가된다. 따라서, 더미 범프에서 먼저 크랙이 발생되고, 약화된 전단 응력이 솔더 볼에 인가되므로, 솔더 볼에 크랙이 발생되는 현상이 억제된다.As described above, according to the present invention, since the dummy bumps are arranged outside the solder ball, the shear stress is preferentially applied to the dummy bumps. Therefore, cracks are generated first in the dummy bumps, and the weakened shear stress is applied to the solder balls, so that the phenomenon of cracks in the solder balls is suppressed.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the above-described embodiments, and the present invention is not limited to the above-described claims, and the present invention is not limited to the scope of the present invention. Anyone with knowledge will be able to make various changes.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024617A KR20010004032A (en) | 1999-06-28 | 1999-06-28 | method of restraining crack at solder ball of semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024617A KR20010004032A (en) | 1999-06-28 | 1999-06-28 | method of restraining crack at solder ball of semiconductor package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010004032A true KR20010004032A (en) | 2001-01-15 |
Family
ID=19595844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024617A KR20010004032A (en) | 1999-06-28 | 1999-06-28 | method of restraining crack at solder ball of semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010004032A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021088379A1 (en) * | 2019-11-07 | 2021-05-14 | 长鑫存储技术有限公司 | Semiconductor structure, fabrication method therefor, and semiconductor package structure |
-
1999
- 1999-06-28 KR KR1019990024617A patent/KR20010004032A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021088379A1 (en) * | 2019-11-07 | 2021-05-14 | 长鑫存储技术有限公司 | Semiconductor structure, fabrication method therefor, and semiconductor package structure |
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| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |