KR20010003784A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

Info

Publication number
KR20010003784A
KR20010003784A KR1019990024219A KR19990024219A KR20010003784A KR 20010003784 A KR20010003784 A KR 20010003784A KR 1019990024219 A KR1019990024219 A KR 1019990024219A KR 19990024219 A KR19990024219 A KR 19990024219A KR 20010003784 A KR20010003784 A KR 20010003784A
Authority
KR
South Korea
Prior art keywords
lower electrode
capacitor
semiconductor device
film
atmosphere
Prior art date
Application number
KR1019990024219A
Other languages
English (en)
Other versions
KR100358065B1 (ko
Inventor
이기정
한일근
양홍선
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990024219A priority Critical patent/KR100358065B1/ko
Priority to GB0015318A priority patent/GB2355113B/en
Priority to TW089112253A priority patent/TWI226673B/zh
Priority to JP2000189842A priority patent/JP2001036045A/ja
Priority to CNB001268163A priority patent/CN1163965C/zh
Priority to US09/606,097 priority patent/US6740553B1/en
Priority to DE10031056A priority patent/DE10031056B4/de
Publication of KR20010003784A publication Critical patent/KR20010003784A/ko
Application granted granted Critical
Publication of KR100358065B1 publication Critical patent/KR100358065B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 종래 캐패시터의 유전체막의 경우 유전특성이 열악하고 유전체막 내에 포함된 불순물 성분으로 인하여 캐패시터의 누설전류 수준이 증가하는 문제점을 해결하기 위하여, NH3가스 분위기에서 Ta(OC2H5)5의 증발가스와 반응가스인 O2가스를 이용하여 TaON 유전체막을 형성하므로써, 유전율이 높고 누설전류 수준이 낮으며 막질이 우수한 TaON 유전체막을 갖는 반도체 소자의 캐패시터 제조 방법이 개시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 유전상수 값이 크면서 막질이 우수한 TaON 유전체막을 갖는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀의 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나 셀 면적의 감소에도 불구하고 기억소자의 동작에 필요한 충전용량은 소프트 에러의 발생과 리프레쉬 시간의 단축을 방지하기 위해서 25fF/cell 이상을 갖도록 하여야 한다. 따라서 현재 NO(Nitride-Oxide) 구조의 질화막을 유전체막으로 사용하고 있는 DRAM용 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장전극을 사용하고 있다, 그런데, NO 구조의 캐패시터는 256N 이상의 DRAM 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있으며, 이에 따라 캐패시터의 높이도 점점 증가하고 있다. 그런데, 캐패시터의 높이가 증가하게 되면 셀지역과 주변회로 지역간에 생기는 단차로 인하여 후속 노광 공정시 초점심도여유(DOF)가 확보되지 않아 배선공정 이후 집적공정에 악영향을 미치게 된다. 또한, NO 캐패시터의 유전율(ε)은 7정도로 낮은 단점이 있다.
최근에는 이러한 NO 캐패시터의 한계를 극복하기 위해 Ta2O5유전체막을 이용한 캐패시터의 개발이 본격적으로 이루어지고 있다. 그러나 Ta2O5유전체막은 유전율이 25 정도로 높은 장점이 있는 반면, 불안정한 화학량론비(stoichiometry)를 갖고 있기 때문에 탄탈륨(Ta)과 산소(O)의 조성비 차이에 기인한 치환형 Ta원자 (vacancy atom)가 Ta2O5막 내에 존재하게 된다.
그리고 Ta2O5박막 형성시 Ta2O5의 전구체인 Ta(OC2H5)5의 유기물과 O2또는 N2O 가스의 반응으로 인해서 불순물인 탄소원자와 탄소화합물(예를 들어 C, CH4, C2H4등) 및 수분(H2O)이 함께 존재하게 된다. 결국 Ta2O5박막 내에 불순물로 존재하는 탄소 원자, 탄소 이온 및 탄소 기(radical)로 인해서 캐패시터의 누설전류가 증가하게 되고 유전특성이 열화되는 문제점이 있다.
이상 설명한 바와 같이, Ta2O5은 물질 자체의 불안정한 화학적 조성 때문에 그 박막 내에는 산소 공공(oxygen vacancy) 상태의 치환형 Ta원자가 항상 국부적으로 존재할 수 밖에 없다. 특히 이같은 Ta2O5박막의 산소공공의 수는 성분들의 함량과 결합 정도에 따라 다소의 차이는 있을 수 있지만 완전하게 제거할 수 있는 방법이 아직까지 제시되지 않고 있다. 결과적으로 Ta2O5막 고유의 불안정한 화학량론비를 안정화시켜 누설전류를 방지하려는 목적으로 박막 내에 잔존해 있는 치환형 Ta원자를 산화시키려는 별도의 산화공정이 필요하게 된다. 특히 Ta2O5막은 상/하부 전극으로 사용하고 있는 폴리실리콘(산소계 전극) 또는 TiN(금속계 전극)과의 산화반응성이 크기 때문에 박막 내에 존재하는 산소가 계면으로 이동하여 전유전 산화층을 형성함과 동시에 계면의 균질성이 크게 저하되는 문제점이 있다.
따라서, 본 발명은 NH3가스 분위기에서 Ta(OC2H5)5의 증발가스와 반응가스인 O2가스를 이용하여 질산화 반응을 유도하므로써 Ta-O-N이 강한 결합력으로 공유결합되어 있는 TaON 유전체막을 형성하므로써, 유전율이 높고 누설전류 수준이 낮으며 막질이 우수한 TaON 유전체막을 갖는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 캐패시터를 형성하기 위한 하부구조가 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극을 포함한 전체구조 상부에 NH3가스 분위기에서 Ta(OC2H5)5의 가스와 반응가스인 O2가스를 이용하여 TaON 유전체막을 형성하는 단계와, 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 및 2b는 원통형 구조를 갖는 캐패시터의 전하저장전극을 설명하기 위해 도시한 소자의 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
11, 21 : 반도체 기판 12, 22 : 층간 절연막
13, 23 : 하부전극 14 : TaON 유전체막
15, 31 : 상부전극 32 : 완충층
24 : 반구형 폴리실리콘층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(11) 상에 층간 절연막(12) 및 전하저장전극인 하부전극(13)을 형성한다. 하부전극(13)은 LPCVD 챔버 내에서 형성하는데, 도 1a에 도시한 것과 같이 스택 구조로 형성하거나 도 2a 및 2b에 도시된 바와 같이 원통형 구조로 형성한다.
도 2a 및 2b는 원통형 구조의 전하저장전극을 설명하기 위해 도시한 소자의 단면도이다.
도 2a는 반도체 기판(21)의 층간 절연막(22) 상부에 원통형 구조의 하부전극(23)을 형성한 상태를 나타내고, 도 2b는 캐패시터의 충전용량을 증대시키기 위해 전하저장전극용 폴리실리콘층 표면에 반구형 폴리실리콘층(24)을 형성한 상태를 나타낸다.
이상과 같은 방법으로 하부전극(13 또는 23)을 형성하고 나면, 하부전극(13, 23)과 후속 공정으로 형성될 TaON 유전체막과의 계면에 저유전 산화막(SiO2)이 형성되는 것을 방지하기 위해 하부전극(13)을 표면처리한다.
하부전극(13)의 표면처리 방법으로는 하부전극(13) 형성 후 인-시투(in-situ)로 200 내지 600℃의 온도조건 및 NH3분위기에서 30초 내지 10분 동안 플라즈마 처리하여 하부전극(13) 표면을 질화시키는 방법, RTP를 이용하여 650 내지 950℃의 온도조건 및 NH3분위기에서 어닐링하여 질화시키는 방법, 퍼니스를 이용하여 500 내지 1000℃의 온도조건 및 NH3분위기에서 질화시키는 방법 등이 있다.
이상과 같이 하부전극(13) 표면을 질화시키기 전에, HF 증기 또는 HF 용액과 같은 HF 화합물을 사용하여 하부전극(13) 표면에 성장된 자연산화막을 제거하는 방법, HF 화합물을이용한 세정 공정 전 또는 후에 NH4OH 용액 또는 H2SO4용액 등의 화합물을 사용하여 계면처리를 수행하는 방법, 하부전극(13) 표면의 자연산화막을 제거하고 세정공정을 진행한 다음 5 내지 25Å의 두께로 실리콘 질화막을 형성하는 방법, RTP를 이용하여 300 내지 950℃의 온도조건 및 NH3또는 N2/H2분위에서 질화시키거나 NO2또는 O2분위기에서 열처리하는 방법 등이 있다.
이와 같이 하부전극(13)을 표면처리하게 되면, 산소에 대한 확산 장벽(diffusion barrier)이 형성되어 후속 공정시 TaON 유전체막 하부쪽으로 저유전 산화막이 생성되는 것을 방지할 수 있고 계면을 균질화시킬 수 있다. 또한, 댕글링 본드(dangling bond)로 인한 구조적 결함(defect)이나 구조적 불균일성(homogeneity)을 개선하여 누설전류 특성을 개선할 수 있다.
도 1b에 도시된 바와 같이, 전체구조 상부에 TaON 유전체막(14)을 형성한다. TaON 유전체막(14)은 NH3가스 분위기에서 Ta(OC2H5)5의 증발가스와 반응가스인 O2가스를 흘려주어 질산화 반응을 유도하므로써 형성할 수 있다. TaON 유전체막(14) 형성에 앞서 먼저, 300 내지 600℃의 LPCVD 챔버에서 기상반응(gas phase reaction)을 억제시키면서 Ta 성분의 화학증기를 사용하여 150Å 이하의 얇은 비정질 TaON막을 형성한다. 이때, Ta 성분의 화학증기는 탄탈륨 에틸레이트(Tantalum-ethylate; Ta(OC2H5)5)와 같은 Ta 화합물을 MFC(Mass Flow Controller)와 같은 유량조절기를 통해 정량된 양을 증발기 또는 증발관으로 공급한 다음 일정양을 150 내지 200℃에서 증발시켜어 얻는다. 이와 같은 방법을 통해 얻어진 Ta 화학증기를 반응가스인 과잉 O2가스와 NH3가스를 10 내지 1000sccm 범위 내의 유량으로 각각 정량하여 공급한 다음 300 내지 600℃의 LPCVD 챔버 내에서 표면반응시키면 원하는 두께를 갖는 비정질 TaON막을 얻을 수 있다. 이와 같은 방법으로 형성된 TaON 유전체막(14)은 결합력이 강한 Ta-O-N 구조로 공유결합되어 있기 때문에 구조적으로 매우 안정하여, 높은 절연파괴 전압과 소자 동작에 필요한 충분한 충전용량을 얻을 수 있다. 또한, NO 유전체막(ε=4 내지 5) 보다 유전율이 높기 때문에(ε=20 내지 25) 큰 충전용량을 얻을 수 있다. 또한, Ta2O5캐패시터 형성 공정에서 Ta2O5유전체막 내에 잔존하는 치환형 Ta 원자에 의한 불안정한 화학양론비를 안정화시키기 위한 별도의 산화 공정을 생략할 수 있다. 그리고 TaON 유전체막은 Ta2O5유전체막(ε=23 내지 27)보다 유전율은 다소 작지만 Ta2O5캐패시터에서 Ta2O5증착 및 후속 열처리 과정에서 상부 및 하부전극과의 계면에서 일어나는 산화반응을 효과적으로 억제할 수 있기 때문에 등가산화막의 두께를 35Å 이하로 낮게 조절할 수 있어 Ta2O5캐패시터보다 더 큰 충전용량을 얻을 수 있다.
이와 같이 비정질 TaON 유전체막을 형성한 후 비정질 TaON막의 유전율을 증가시키고 결합구조를 치밀화시켜 결합력이 강화되도록 하기 위하여 결정화시킨다. TaON막을 결정화시키는 방법은 비정질 TaON막을 RTP를 이용하여 650 내지 950℃의 온도에서 30초 내지 10분정도 어닐링하는 방법, 퍼니스를 이용하여 650 내지 950℃의 온도조건 및 N2O(또는 O2또는 N2) 분위기에서 1분 내지 30분 동안 어닐링하는 방법 등이 있다.
이상과 같은 방법으로 TaON 유전체막(14)을 형성하고 나면, TaON 유전체막(14)과 후속 공정으로 형성될 상부전극 계면의 마이크로 크랙(micro crack) 및 핀 홀(pin hole)과 같은 구조 결함을 보강하고 균질도를 향상시키며, 상부전극의 산화 및 전하전도(charge conduction)을 향상시키기 위하여 TaON 유전체막(14) 표면을 질화처리한다. 질화처리 방법에는 TaON 유전체막(14) 형성 후 인-시투 또는 익스-시투로 플라즈마를 이용하여 200 내지 600℃의 온도조건 및 NH3또는 N2/H2또는 N2O 분위기에서 어닐링하여 5 내지 20Å 두께의 질화막을 형성하는 방법, N2O 또는 O2분위기에서 건식 산화 공정 또는 라이트(light) 산화공정을 실시하여 질(산)화하는 방법, 퍼니스 또는 RTP를 이용하여 650 내지 950℃의 온도조건 및 NH3또는 N2/H2또는 N2O 분위기에서 어닐링하여 5 내지 20Å의 질화막을 형성하는 방법 등이 있다.
한편, 비정질 TaON 유전체막(14)의 결정화 및 계면의 질화처리를 동시에 유도하는 방법도 가능한데, 그 방법으로는 TaON 유전체막(14) 형성 후 인-시투 또는 익스-시투로 플라즈마를 이용하여 300 내지 950℃의 온도조건 및 NH3또는 N2또는 N2/H2분위기에서 어닐링하는 방법, 인-시투 또는 익스-시투로 RTP 또는 퍼니스를 이용하여 600 내지 950℃의 온도조건 및 NH3(또는 N2또는 N2/H2또는 N2O)분위기에서 열처리하는 방법, 인-시투 또는 익스-시투로 RTP 또는 퍼니스를 사용하여 N2O 또는 O2분위기에서 열처리를 실시하거나 O2/H2분위기에서 O2/H2의 유량비를 3 이하로 정량화하여 라이트 습식 산화시키는 방법 등이 있다.
이상에서 설명한 바와 같은 방법으로 TaON 유전체막(14)을 형성한 다음에는 상부전극을 형성한다.
도 1c는 도프트 폴리실리콘을 이용하여 상부전극(15)을 형성한 상태를 나타내고, 도 1d는 금속계 물질을 이용하여 상부전극(31)을 50 내지 600Å의 두께로 형성한 후 완충층(32)을 형성한 상태를 나타낸다. 도 1d의 상부전극(31)으로 사용되는 금속계 물질로는 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 등이 있다.
캐패시터의 하부전극(13, 23) 및 상부전극(16, 31)은 LPCVD 법을 포함한 PECVD법, RF 마그네틱 스퍼터링법 중 어느 하나를 이용하여 형성한다.
상술한 바와 같이 본 발명은 NH3가스 분위기에서 Ta(OC2H5)5의 증발가스와 반응가스인 O2가스를 이용하여 질산화 반응을 유도하므로써 Ta-O-N이 강한 결합력으로 공유결합되어 있는 TaON 유전체막을 형성하므로써, 종래의 NO 캐패시터보다 유전율이 높고 Ta2O5캐패시터보다 결합구조가 안정되어 상부 및 하부전극과의 산화반응성이 적은 캐패시터를 얻을 수 있다. 이에 따라 등가 산화막의 두께를 효과적으로 제어할 수 있어 높은 충전용량을 확보할 수 있다. 특히, TaON 유전체막은 구조적으로 안정된 Ta-O-N 결합구조를 갖고 있기 때문에 외부로부터 인가되는 전기적 충격에 강하며, 따라서 절연파괴 전압이 높고 누설전류 수준이 낮은 특성을 갖는다.
또한, TaON 유전체막을 사용하는 경우에는 Ta2O5 캐패시터 형성 공정에서 실시하는 산화 공정을 생략하고도 상부 및 하부전극 계면에서의 산화반응을 억제할 수 있기 때문에 공정 과정이 단축되고 등가 산화막의 두께를 35Å 미만으로 제어할 수 있고 충전용량이 증가하게 된다. 결과적으로 전하저장전극의 면적을 장가시키기 위해 이중 또는 삼중구조의 캐패시터 모듈이 필요하지 않게 되어, 캐패시터 모듈 형성공정이 간단한 스택(stack) 구조의 캐패시터라 하더라도 충분한 충전용량을 얻을 수 있기 때문에 단위 공정수가 적고 단위 공정시간이 짧아 생산원가를 절감할 수 있다.

Claims (20)

  1. 캐패시터를 형성하기 위한 하부구조가 형성된 반도체 기판이 제공되는 단계와,
    상기 반도체 기판 상에 하부전극을 형성하는 단계와,
    상기 하부전극을 포함한 전체구조 상부에 NH3가스 분위기에서 Ta(OC2H5)5의 가스와 반응가스인 O2가스를 이용하여 TaON 유전체막을 형성하는 단계와,
    상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서.
    상기 하부전극은 스택 구조와 원통형 구조를 기본으로 하는 이중 구조 및 삼중 구조를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 하부전극 형성 후 인-시투로 300 내지 600℃의 온도조건 및 NH3분위기에서 30초 내지 10분동안 플라즈마 처리하여 상기 하부전극 표면을 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부전극 형성 후 RTP를 이용하여 650 내지 950℃의 온도조건 및 NH3가스 분위기에서 어닐링하여 상기 하부전극 표면을 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부전극 형성 후 퍼니스를 이용하여 500 내지 1000℃의 온도조건 및 NH3가스 분위기에서 어닐링하여 상기 하부전극 표면을 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 상기 하부전극 형성 후 HF 화합물을 이용하여 상기 하부전극 표면의 자연산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 5 항에 있어서,
    상기 HF 화합물을 이용한 자연 산화막 제거 공정 전 또는 후에 NH4OH 또는 H2SO4용액을 이용하여 계면처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 하부전극 표면의 자연산화막 제거공정 후에 5 내지 25Å의 두께로 실리콘 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 하부전극 형성 후 RTP를 이용하여 300 내지 950℃의 온도조건 및 NH3또는 N2/H2분위기에서 질화처리하거나 NO2또는 O2분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 TaON 유전체막은 300 내지 600℃의 LPCVD 챔버에서 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 Ta(OC2H5)5가스는 Ta(OC2H5)5물질을 유량 조절기를 사용하여 150 내지 200℃에서 정온으로 유지되고 있는 증발기로 공급하여 발생시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 1 항, 제 10 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 O2가스 및 NH3가스의 유량은 10 내지 1000sccm으로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  13. 제 1 항에 있어서,
    상기 TaON 유전체막은 100 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  14. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 RTP를 이용하여 650 내지 950℃의 온도조건에서 30초 내지 10분 동안 어닐링하여 TaON 유전체막을 결정화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  15. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 퍼니스를 이용하여 650 내지 950℃의 온도조건 및 N20 또는 O2또는 N2분위기에서 1분 내지 30분 동안 어닐링하여 TaON 유전체막을 결정화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  16. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 200 내지 600℃의 온도조건 및 NH3또는 N2/H2또는 N20 분위기에서 어닐링하여 5 내지 20Å 두께의 질화막을 형성하거나 N2O 또는 O2분위기에서 건식 또는 라이트 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  17. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 RTP 또는 퍼니스를 이용하여 650 내지 950℃의 온도조건 및 NH3또는 N2/H2또는 N20 분위기에서 어닐링하여 5 내지 20Å의 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  18. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 인-시투 또는 익스-시투로 플라즈마를 이용하여 300 내지 950℃의 온도조건 및 NH3또는 N2또는 N2/H2분위기에서 어닐링하여 상기 TaON 유전체막을 결정화시킴과 동시에 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  19. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 인-시투 또는 익스-시투로 RTP 또는 퍼니스를 이용하여 600 내지 950℃의 온도조건 및 NH3또는 N2또는 N2/H2또는 N2O 분위기에서 어닐링하여 상기 TaON 유전체막을 결정화시킴과 동시에 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  20. 제 1 항에 있어서,
    상기 TaON 유전체막 형성 후 인-시투 또는 익스-시투로 RTP 또는 퍼니스를 이용하여 N2O또는 O2분위기에서 열처리하거나 O2/H2분위기에서 O2/H2의 유량비를 3 이하로 정량화하여 라이트 습식산화하여 상기 TaON 유전체막을 결정화시킴과 동시에 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
KR1019990024219A 1999-06-25 1999-06-25 반도체 소자의 캐패시터 제조 방법 KR100358065B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019990024219A KR100358065B1 (ko) 1999-06-25 1999-06-25 반도체 소자의 캐패시터 제조 방법
GB0015318A GB2355113B (en) 1999-06-25 2000-06-22 Method of manufacturing capacitor for semiconductor memory device
TW089112253A TWI226673B (en) 1999-06-25 2000-06-23 Capacitor semiconductor memory device and method of manufacturing the same
JP2000189842A JP2001036045A (ja) 1999-06-25 2000-06-23 半導体メモリ素子のキャパシタ及びその製造方法
CNB001268163A CN1163965C (zh) 1999-06-25 2000-06-25 半导体存储器件的电容器及其制造方法
US09/606,097 US6740553B1 (en) 1999-06-25 2000-06-26 Capacitor for semiconductor memory device and method of manufacturing the same
DE10031056A DE10031056B4 (de) 1999-06-25 2000-06-26 Verfahren zur Herstellung eines Kondensators für eine Halbleiterspeichervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990024219A KR100358065B1 (ko) 1999-06-25 1999-06-25 반도체 소자의 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20010003784A true KR20010003784A (ko) 2001-01-15
KR100358065B1 KR100358065B1 (ko) 2002-10-25

Family

ID=19595290

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990024219A KR100358065B1 (ko) 1999-06-25 1999-06-25 반도체 소자의 캐패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR100358065B1 (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
US5677015A (en) * 1994-03-17 1997-10-14 Sony Corporation High dielectric constant material containing tantalum, process for forming high dielectric constant film containing tantalum, and semiconductor device using the same

Also Published As

Publication number Publication date
KR100358065B1 (ko) 2002-10-25

Similar Documents

Publication Publication Date Title
KR100415538B1 (ko) 이중 유전막을 구비한 캐패시터 및 그 제조 방법
KR100338110B1 (ko) 반도체 소자의 캐패시터 제조방법
US6355519B1 (en) Method for fabricating capacitor of semiconductor device
US6287910B2 (en) Method for forming a capacitor using tantalum nitride as a capacitor dielectric
KR100335775B1 (ko) 반도체 소자의 캐패시터 제조 방법
US20030116795A1 (en) Method of manufacturing a tantalum pentaoxide - aluminum oxide film and semiconductor device using the film
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100497142B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100321178B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100373159B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100494322B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP2001053253A (ja) 半導体メモリ素子のキャパシタ及びその製造方法
KR20030083442A (ko) 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
US7371670B2 (en) Method for forming a (TaO)1-x(TiO)xN dielectric layer in a semiconductor device
KR100359860B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100328454B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100431740B1 (ko) 고유전막을 구비한 반도체소자 및 그 제조 방법
JP2001057414A (ja) 半導体メモリ素子のキャパシタ及びその製造方法
KR100358065B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100351253B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100882090B1 (ko) 반도체소자의 캐패시터 제조방법
KR20010008503A (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR20010008530A (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee