KR20010003052A - Semiconductor device formed SOI substrate and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 디바이스 및 그 제조방법에 관한 것으로, 보다 구체적으로는 열방출 면적을 증대시킬 수 있는 에스오아이(Silicon On Insulator : 이하 SOI) 기판에 형성되는 반도체 디바이스 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device formed on a silicon on insulator (SOI) substrate capable of increasing a heat dissipation area and a method of manufacturing the same.
반도체 집적회로, 특히 CMOS-LSI는 고속화와 집적도의 향상이 지속적으로 요구되고 있다.Semiconductor integrated circuits, in particular CMOS-LSI, are constantly required to increase in speed and density.
현재까지의 성능 향상은 주로 스케일링(scaling)으로 달성할 수 있었다. 서브 마이크론까지는 일정의 전원 전압로 스케일링을 이룰수 있었기 때문에 동작 속도도 큰폭으로 향상시키는 것이 가능하였다. 그러나, 서브 마이크론 이하에서는 전원 전압도 저하되기 때문에, 단순 스케일링 만으로는 속도의 향상을 달성할 수 없다.So far, performance gains have been achieved primarily by scaling. Up to submicrons could be scaled to a constant power supply voltage, which significantly improved the operating speed. However, below the submicron, the power supply voltage is also lowered, so that the improvement in speed cannot be achieved by simple scaling alone.
이에따라, 이러한 문제점을 해결하기 위하여 새로운 기술의 개발이 계속되고 있으며, 그 중 하나로 절연체층 상에 반도체 디바이스를 형성하는 반도체층이 형성된 즉, SOI 구조가 제안되었다.Accordingly, in order to solve such a problem, development of a new technology continues, and one of them has been proposed a SOI structure in which a semiconductor layer for forming a semiconductor device is formed on an insulator layer.
도 1은 종래 기술에 따른 SOI기판에 형성되는 반도체 디바이스를 설명하기 위한 도면이다.1 is a view for explaining a semiconductor device formed on a conventional SOI substrate.
종래에는 도 1에 도시된 바와 같이, 핸들링 웨이퍼(1) 상에 매몰 절연층(2)과 실리콘층(3)이 순차적으로 적층된다. 이 실리콘층(3)의 소정 부분에는 필드 산화막(4)이 형성되어, 액티브 영역이 한정된다. 액티브 영역의 소정 부분에는 게이트 절연막(5) 및 게이트 전극(6)이 배치되고, 게이트 전극(6) 양측의 액티브 영역에는 고농도 불순물이 이온 주입되어, 소오스, 드레인 영역(7a,7b)이 형성된다. 그후, 결과물 상부에 층간 절연막을 형성한다음, 소오스, 드레인 영역(7a,7b)이 노출되도록 콘택홀을 형성한다. 이어, 콘택홀내에 소오스, 드레인 전극(9a,9b)을 형성한다.In the related art, as shown in FIG. 1, a buried insulating layer 2 and a silicon layer 3 are sequentially stacked on the handling wafer 1. A field oxide film 4 is formed in a predetermined portion of the silicon layer 3 to define an active region. A gate insulating film 5 and a gate electrode 6 are disposed in a predetermined portion of the active region, and highly-concentrated impurities are ion-implanted in the active regions on both sides of the gate electrode 6 to form source and drain regions 7a and 7b. . Thereafter, an interlayer insulating film is formed on the resultant, and then contact holes are formed to expose the source and drain regions 7a and 7b. Subsequently, source and drain electrodes 9a and 9b are formed in the contact hole.
이러한 SOI 구조의 모스펫은 실리콘층이 박막이므로, 확산층 용량(junction capacitance)이 극도로 작아져서 저전압 소자로 이용할 수 있고, 실리콘층의 두께가 100nm 이하가 되는 경우, 온 전류를 증대시킬 수 있다는 장점이 있으며, 소자 분리막(도시되지 않음)과 매몰 절연층(2)에 의하여 완전히 절연 분리된 액티브 영역을 제공할 수 있다.Since the silicon layer is a thin film, the SOI structure MOSFET has an extremely small diffusion capacitance, which can be used as a low voltage device, and when the thickness of the silicon layer is 100 nm or less, the on-current can be increased. In addition, the active region may be completely insulated and separated by an isolation layer (not shown) and the buried insulating layer 2.
그러나, 상기 SOI 구조의 반도체 디바이스는 상술한 바와 같이 여러 가지 장점이 있으나, ESD(electrostatic discharge)특성이 매우 취약하다는 문제점을 갖는다.However, the semiconductor device of the SOI structure has various advantages as described above, but has a problem that the electrostatic discharge (ESD) characteristics are very weak.
이를 보다 구체적으로 설명하면, 종래에는 SOI 반도체 디바이스에는 외부로부터의 정전기를 방지하기 위하여, N모스 트랜지스터 혹은 C모스 트랜지스터로 된 ESD 방지 회로를 형성하였다.More specifically, in the conventional SOI semiconductor device, in order to prevent static electricity from the outside, an ESD protection circuit made of an NMOS transistor or a CMOS transistor is formed.
이때, 정전기의 유입으로 SOI 기판의 실리콘층에는 ESD 전류가 발생되고, 이 ESD 전류에 의하여 실리콘층에 열이 발생된다. 이러한 열은 벌크 실리콘 기판에서는, 실리콘이 열 전달 특성이 우수하여 쉽게 외부로 방출되지만, 수 마이크론대 두께의 매몰 절연층을 갖는 SOI 구조에서는 매몰 절연층에 의하여 열 전달 경로가 차단되어 쉽게 열이 방출되지 않는다. 더욱이, 소오스, 드레인 영역(7a,7b)의 저면이 매몰 절연층(2)와 닿아있으므로, 유입된 ESD 전류가 소오스, 드레인 영역(7a,7b)의 가장자리 영역으로 빠져나가지 못하여, 실리콘층의 온도를 상승시키게 된다.At this time, due to the inflow of static electricity, an ESD current is generated in the silicon layer of the SOI substrate, and heat is generated in the silicon layer by the ESD current. In a bulk silicon substrate, such heat is easily released to silicon due to its excellent heat transfer characteristics, but in an SOI structure having a buried insulation layer of several microns in thickness, the heat transfer path is blocked by the investment insulation layer to easily release heat. It doesn't work. Furthermore, since the bottoms of the source and drain regions 7a and 7b are in contact with the buried insulating layer 2, the introduced ESD current does not escape to the edge regions of the source and drain regions 7a and 7b, so that the temperature of the silicon layer Will be raised.
이로 인하여, 디바이스의 동작에 악영향을 미치게 된다.This adversely affects the operation of the device.
따라서, 본 발명의 목적은, 상기한 종래의 문제점을 해결하기 위한 것으로, ESD 전류에 의하여 발생되는 열을 용이하게 분산시킬 수 있는 SOI 기판에 형성되는 반도체 디바이스를 제공하는 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to provide a semiconductor device formed on an SOI substrate that can easily dissipate heat generated by an ESD current.
또한, 본 발명의 다른 목적은, 상기한 반도체 디바이스의 제조방법을 제공하는 것을 목적으로 한다.Moreover, another object of this invention is to provide the manufacturing method of the said semiconductor device.
도 1은 종래의 SOI 기판에 형성되는 반도체 디바이스의 단면도.1 is a cross-sectional view of a semiconductor device formed on a conventional SOI substrate.
도 2a 내지 도 2h는 본 발명에 따른 SOI 기판에 형성되는 반도체 디바이스의 단면도.2A-2H are cross-sectional views of a semiconductor device formed on an SOI substrate in accordance with the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 - 핸들링 웨이퍼 12 - 매몰 절연층11-handling wafer 12-investment insulation layer
13 - 실리콘층 14 - 실리콘 산화막13-silicon layer 14-silicon oxide film
15 - 실리콘 질화막 16a - 잔류 스페이서15-Silicon Nitride 16a-Residual Spacer
17 - PSG막 18 - 리니어 산화막17-PSG film 18-Linear oxide film
19 - 갭필링용 산화막 20 - 게이트 절연막19-oxide film for gap filling 20-gate insulating film
21 - 게이트 전극 22 - 소오스, 드레인 영역21-gate electrode 22-source, drain region
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 핸들링 웨이퍼, 매몰 절연층 및 실리콘층으로 구성된 SOI 기판; 상기 실리콘층의 소정 부분에 형성되며, ESD 영역 및 셀 영역을 한정하고, 상기 실리콘층의 두께보다 얕은 두께를 갖는 소자 분리막; 상기 ESD 영역 및 셀 영역에 각각 형성되는 모스펫을 포함하며, 상기 ESD 영역과 셀 영역을 한정하는 소자 분리막 저면에는 ESD 영역 및 셀 영역의 실리콘층과 핸들링 웨이퍼를 연결하는 도전 패스가 형성된다.In order to achieve the above object of the present invention, according to one aspect of the present invention, an SOI substrate consisting of a handling wafer, a buried insulating layer and a silicon layer; An isolation layer formed on a predetermined portion of the silicon layer, defining an ESD region and a cell region, and having a thickness smaller than that of the silicon layer; A MOSFET is formed in each of the ESD region and the cell region, and a conductive path is formed on a bottom surface of the device isolation layer defining the ESD region and the cell region to connect the silicon layer of the ESD region and the cell region to the handling wafer.
이때, 상기 도전 패스는 상기 ESD 영역의 측벽 및 상기 셀 영역의 측벽에 각각 형성되는 불순물을 포함하는 폴리실리콘 스페이서와, 상기 폴리실리콘 스페이서 사이에 충진되는 도전체를 포함하며, 상기 도전체는 PSG 막으로 형성된다.In this case, the conductive path may include a polysilicon spacer including impurities formed on sidewalls of the ESD region and sidewalls of the cell region, and a conductor filled between the polysilicon spacers, and the conductor may include a PSG film. Is formed.
또한, 본 발명은, 핸들링 웨이퍼, 매몰 절연층 및 실리콘층으로 구성된 SOI 기판; 상기 실리콘층의 소정 부분에 형성되며, ESD 영역 및 셀 영역을 분할하며, 저면이 상기 핸들링 웨이퍼 표면과 닿는 제 1 트랜치; 상기 셀 영역내의 소자 간을 분리하며, 상기 실리콘층보다 얕은 깊이를 갖는 제 2 트랜치; 상기 제 1 트랜치의 측벽부에 형성되고, 상기 제 1 트랜치의 높이보다 얕은 높이를 갖는 도전성 스페이서; 상기 도전성 스페이서 사이의 제 1 트랜치내에 충진되는 도전체; 상기 제 1 트랜치의 노출된 측벽부 및 도전체 표면으로 둘러싸여진 공간과, 제 2 트랜치 내부에 충진되는 갭필링용 산화막; 및 상기 ESD 영역 및 셀 영역에 각각 형성되는 모스펫을 포함하는 것을 특징으로 한다.In addition, the present invention is a SOI substrate consisting of a handling wafer, a buried insulating layer and a silicon layer; A first trench formed in a predetermined portion of the silicon layer, dividing an ESD region and a cell region, the first trench having a bottom surface in contact with a surface of the handling wafer; A second trench that separates devices in the cell region and has a depth shallower than that of the silicon layer; A conductive spacer formed on the sidewall portion of the first trench and having a height shallower than that of the first trench; A conductor filled in the first trench between the conductive spacers; A gap-filling oxide layer filled in a space surrounded by the exposed sidewalls and the conductor surface of the first trench and inside the second trench; And a MOSFET formed in the ESD region and the cell region, respectively.
이때, 상기 도전성 스페이서는 도핑된 폴리실리콘막으로 형성되고, 상기 도전체는 PSG막으로 형성된다.In this case, the conductive spacer is formed of a doped polysilicon film, and the conductor is formed of a PSG film.
또한, 본 발명의 다른 견지에 의하면, 핸들링 웨이퍼, 매몰 절연층 및 실리콘층으로 구성되며, ESD 영역과 셀 영역이 예정된 SOI 기판을 제공하는 단계; 상기 실리콘층 상부에 실리콘 산화막과 실리콘 질화막을 증착하는 단계; 상기 ESD 영역과 셀 영역을 분리하는 제 1 소자 분리 영역과, 셀 영역내의 소자간을 분리하는 제 2 소자 분리 영역에, 제 1 및 제 2 트랜치를 각각 형성하는 단계로, 상기 제 1 트랜치가 제 2 트랜치 보다 더 깊고, 상기 제 1 트랜치 저면에는 핸들링 웨이퍼가 노출되도록, 제 1 및 제 2 트랜치를 형성하는 단계; 상기 제 1 트랜치의 양 측벽에만 상기 제 1 트랜치의 높이보다 얕은 높이를 갖는 스페이서를 형성하는 단계; 상기 스페이서 사이에 도전체를 충진하는 단계; 상기 제 1 트랜치의 도전체 상부 영역과, 상기 제 2 트랜치내에 산화막을 충진시키는 단계; 및 상기 ESD 영역 및 셀 영역에 모스펫을 형성하는 단계를 포함하며, 상기 도전체 충진시, 상기 스페이서에 도전성이 부여되는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method comprising: providing an SOI substrate composed of a handling wafer, a buried insulating layer, and a silicon layer, wherein an ESD region and a cell region are predetermined; Depositing a silicon oxide film and a silicon nitride film on the silicon layer; Forming first and second trenches in the first device isolation region separating the ESD region and the cell region and the second device isolation region separating the elements in the cell region, respectively, wherein the first trench is formed by the first trench. Forming first and second trenches deeper than two trenches, such that a handling wafer is exposed on the bottom of the first trench; Forming a spacer having a height shallower than a height of the first trench only on both sidewalls of the first trench; Filling a conductor between the spacers; Filling an oxide upper region of the first trench and an oxide layer in the second trench; And forming a MOSFET in the ESD region and the cell region, wherein conductivity is imparted to the spacer when the conductor is filled.
여기서, 상기 제 1 및 제 2 트랜치를 형성하는 단계는, 상기 제 1 소자 분리 영역의 실리콘 질화막을 패터닝하는 단계; 상기 실리콘 질화막을 마스크로 하여, 상기 실리콘 산화막과 소정 깊이만큼의 실리콘층 제거하는 단계; 상기 제 2 소자 분리 영역의 실리콘 질화막을 패터닝하는 단계; 상기 실리콘 질화막을 마스크로 하여, 제 1 소자 분리 영역의 매몰 절연층이 노출될때까지 식각하여, 제 1 및 제 2 트랜치를 형성하는 단계; 및 상기 제 1 트랜치내의 노출된 매몰 절연층을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the first and second trenches may include: patterning a silicon nitride film of the first device isolation region; Removing the silicon oxide film and the silicon layer by a predetermined depth using the silicon nitride film as a mask; Patterning a silicon nitride film of the second device isolation region; Etching the silicon nitride film as a mask until the buried insulating layer of the first isolation region is exposed to form first and second trenches; And etching the exposed investment insulating layer in the first trench.
또한, 상기 제 1 트랜치 내측벽에만 스페이서를 형성하는 단계는, 상기 결과물 상부에 스페이서용 막을 증착하는 단계; 상기 스페이서용 막을 비등방성 식각하여, 상기 제 1 및 제 2 트랜치 내측벽에 스페이서를 형성하는 단계; 상기 제 2 트랜치 내측벽의 스페이서가 제거되도록 상기 스페이서를 등방성 식각하는 단계를 포함하는 것을 특징으로 한다. 이때, 상기 스페이서용 막은 폴리실리콘막이다.The forming of the spacer only on the inner side of the first trench may include depositing a spacer film on the resultant layer; Anisotropically etching the spacer film to form spacers on inner walls of the first and second trenches; Isotropically etching the spacer such that the spacer of the inner side of the second trench is removed. In this case, the spacer film is a polysilicon film.
또한, 상기 제 1 트랜치내의 스페이서 사이에 도전체를 충진하는 단계는, 상기 제 1 트랜치내에 PSG막을 형성하는 하는 단계; 상기 PSG막을 열처리하여, 상기 제 1 트랜치내에 PSG막을 충진시키는 단계; 및 상기 제 1 트랜치내의 스페이서가 노출될때까지 PSG막을 에치백하는 것을 특징으로 하며, 상기 열처리시, 상기 PSG막내의 불순물이 상기 스페이서로 도핑된다.In addition, filling the conductor between the spacers in the first trench may include forming a PSG film in the first trench; Heat-treating the PSG film to fill the PSG film in the first trench; And etching back the PSG film until the spacer in the first trench is exposed. During the heat treatment, impurities in the PSG film are doped into the spacer.
끝으로, 상기 스페이서 사이에 도전체를 충진하는 단계와, 상기 제 1 및 제 2 트랜치내에 산화막을 충진시키는 단계 사이에 상기 제 1 트랜치의 내벽 및 도전체 상부 영역과, 상기 제 2 트랜치 내벽에 리니어 산화막을 피복하는 단계를 더 포함한다.Finally, linearly filling the inner wall of the first trench and the upper region of the conductor and the inner wall of the second trench between filling the conductor between the spacers and filling the oxide film in the first and second trenches. Coating the oxide film further.
본 발명에 의하면, ESD 영역을 한정하는 소자 분리막 저면에 핸들링 웨이퍼와 실리콘층을 연결시키기 위한 패스용 폴리실리콘 스페이서를 형성한다. 이에따라, 실리콘층이 핸들링 웨이퍼와 소정 부분 연결되어, 실질적으로 실리콘층의 면적이 증대된다. 그러므로, ESD 유입시, 전류 및 열이 핸들링 웨이퍼쪽으로 효과적으로 분산되어, 실리콘층에 전류 및 열이 집중되지 않는다.According to the present invention, a polysilicon spacer for a pass for connecting the handling wafer and the silicon layer is formed on the bottom surface of the device isolation film defining the ESD region. As a result, the silicon layer is partially connected to the handling wafer, thereby substantially increasing the area of the silicon layer. Therefore, upon ingress of ESD, current and heat are effectively distributed towards the handling wafer so that current and heat are not concentrated in the silicon layer.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2a 내지 도 2g는 본 발명에 따른 SOI 기판에 형성되는 반도체 디바이스의 제조 공정도이다.2A to 2G are manufacturing process diagrams of a semiconductor device formed on an SOI substrate according to the present invention.
본 실시예에서는 ESD 전류의 발생으로 SOI 기판의 실리콘층에 열이 집중되는 것을 방지하기 위하여, 디바이스가 형성되는 실리콘층의 면적을 부분적으로 증대시킨다.In this embodiment, in order to prevent heat from concentrating on the silicon layer of the SOI substrate due to generation of ESD current, the area of the silicon layer where the device is formed is partially increased.
즉, 도 2a에 도시된 바와 같이, 핸들링 웨이퍼(11), 매몰 절연층(12) 및 실리콘층(13)으로 된 SOI 기판이 제공된다. 이때, SOI 기판은 공지된 바와 같이, 공지된 바와 같이 매몰 절연층이 형성된 반도체 기판과 핸들링 웨이퍼를 부착하여 형성되는 본딩 방식 또는 실리콘 웨이퍼에 산소 이온을 깊숙히 주입하여 매몰 절연층을 형성하는 SIMOX(seperation by implanted oxygen) 방법에 의하여 형성될 수 있다. 이어, 실리콘층(13) 상부에 버퍼용 실리콘 산화막(14)과 실리콘 질화막(15)을 순차적으로 형성한다.That is, as shown in FIG. 2A, an SOI substrate made of a handling wafer 11, a buried insulating layer 12, and a silicon layer 13 is provided. At this time, the SOI substrate is a bonding method formed by attaching a semiconductor wafer with a buried insulating layer and a handling wafer, as known, or a SIMOX (seperation) to inject oxygen ions deeply into a silicon wafer to form a buried insulating layer. by implanted oxygen). Subsequently, a buffer silicon oxide film 14 and a silicon nitride film 15 are sequentially formed on the silicon layer 13.
그리고나서, 도 2b에 도시된 바와 같이, ESD 회로 영역(E)과 셀 영역(C)을 분리하는 소자 분리 영역이 노출될 수 있도록 레지스트 패턴(도시되지 않음)을 형성하고, 이 레지스트 패턴의 형태로 실리콘 질화막(15)을 패터닝한다. 이어 패터닝된 실리콘 질화막(15)을 마스크로 하여, 실리콘 산화막(14)을 패터닝한 후, 실리콘층(13)을 소정 깊이만큼 리세스(recess)하여, 제 1 소자 분리 영역(FO1)을 한정한다.Then, as shown in FIG. 2B, a resist pattern (not shown) is formed so that the device isolation region separating the ESD circuit region E and the cell region C is exposed, and the form of the resist pattern The silicon nitride film 15 is patterned. Subsequently, after patterning the silicon oxide film 14 using the patterned silicon nitride film 15 as a mask, the silicon layer 13 is recessed by a predetermined depth to define the first device isolation region FO1. .
그 다음, 도 2c에 도시된 바와 같이, 셀영역의 소자 분리 영역(이하, 제 2 소자 분리 영역,FO2)을 한정하기 위하여, 제 2 소자 분리 영역(FO2)의 실리콘 질화막(15)과 실리콘 산화막(14)을 제거한다.Next, as shown in FIG. 2C, the silicon nitride film 15 and the silicon oxide film of the second device isolation region FO2 are defined to define the device isolation region (hereinafter, the second device isolation region FO2) of the cell region. Remove (14).
그리고나서, 노출된 제 1 및 제 2 소자 분리 영역(FO1,FO2)의 실리콘층(13)을 식각하여, 도 2d와 같이, 제 1 및 제 2 트랜치(t1,t2)를 형성한다. 이때, 식각 종말점은 제 1 소자 분리 영역(FO1)의 매몰 절연층(12)이 노출될때까지로 한다. 그러면, 제 1 트랜치(t1)의 저면에는 매몰 절연층(12)이 노출되고, 제 2 트랜치(t2)의 저면에는 실리콘층(13)이 노출된다. 이때, 제 1 및 제 2 트랜치(t1,t2)의 깊이가 서로 다른 것은, 제 1 소자 분리 영역(FO1) 영역에서 실리콘층(13)이 한차례 식각되었기 때문이다.Then, the silicon layers 13 of the exposed first and second device isolation regions FO1 and FO2 are etched to form first and second trenches t1 and t2 as shown in FIG. 2D. In this case, the etching endpoint is until the buried insulating layer 12 of the first device isolation region FO1 is exposed. Then, the buried insulating layer 12 is exposed on the bottom of the first trench t1, and the silicon layer 13 is exposed on the bottom of the second trench t2. At this time, the first and second trenches t1 and t2 have different depths because the silicon layer 13 is etched once in the first device isolation region FO1.
그후, 도 2e에 도시된 바와 같이, 노출된 제 1 소자 분리 영역(FO1)의 매몰 절연층(12)을 공지의 방법으로 제거한다. 그리고나서, 결과물 상부에 폴리실리콘막을 증착하고, 폴리실리콘막을 비등방성 식각하여, 제 1 및 제 2 트랜치(t1,t2)의 내측벽에 폴리실리콘 스페이서(16)를 형성한다.Thereafter, as shown in FIG. 2E, the buried insulating layer 12 of the exposed first device isolation region FO1 is removed by a known method. Then, a polysilicon film is deposited on the resultant, and the polysilicon film is anisotropically etched to form polysilicon spacers 16 on the inner walls of the first and second trenches t1 and t2.
그후, 도 2f를 참조하여, 제 2 트랜치(t2)의 폴리실리콘 스페이서(16)가 제거되도록 등방성 식각한다. 이때, 제 1 트랜치(t1)내의 폴리실리콘 스페이서가 제 2 트랜치(t2)내의 폴리실리콘 스페이서보다 두껍게 형성되기 때문에, 제 2 트랜치(t2)내의 폴리실리콘 스페이서가 모두 제거되어도, 제 1 트랜치(t1)내의 폴리실리콘 스페이서(16)가 일부 남아있게 된다. 이때, 제 1 트랜치(t1)내에 잔류하는 폴리실리콘 스페이서(16)를 잔류 스페이서(16a)라 한다. 그 다음, 결과물 상부에 PSG막(17)을 증착한다음, 600℃이상의 온도에서 어닐링을 실시하여, 제 1트랜치(t1)내에 PSG막(17)을 매립시킨다. 이때, PSG막(17)은 열이 가해지면, 층간 평탄화 특성이 우수해지고, 인(P) 불순물을 포함하므로, 열공정시 하부의 폴리실리콘 스페이서(16a)를 도핑시킨다. 이에따라, 폴리실리콘 스페이서(16a)는 도전성을 띠게 된다.Then, with reference to FIG. 2F, isotropic etching is performed such that the polysilicon spacer 16 of the second trench t2 is removed. At this time, since the polysilicon spacer in the first trench t1 is formed thicker than the polysilicon spacer in the second trench t2, even if all of the polysilicon spacers in the second trench t2 are removed, the first trench t1 is removed. Some polysilicon spacers 16 remain in the interior. At this time, the polysilicon spacer 16 remaining in the first trench t1 is referred to as the residual spacer 16a. Then, the PSG film 17 is deposited on the resultant, and then annealing is performed at a temperature of 600 ° C. or more to embed the PSG film 17 in the first trench t1. At this time, when heat is applied, the PSG film 17 has excellent interlayer planarization characteristics and includes phosphorus (P) impurities, thereby doping the polysilicon spacers 16a under the thermal process. Accordingly, the polysilicon spacer 16a becomes conductive.
그 다음, 도 2g에 도시된 바와 같이, PSG막(17)을 상기 잔류 스페이서(16a)의 표면이 노출될때까지 에치백하여, 잔류 스페이서(16a) 사이에 PSG막(17a)을 매립시킨다. 이때, 트랜치들(t1,t2)간의 단차로 인하여, 제 2 트랜치(t2)내의 PSG막(17)은 상기 에치백 공정시 모두 제거된다. 이어서, 제 1 및 제 2 트랜치(t1,t2)의 내측 표면에 리니어 산화막(18)을 형성한다. 이때, 제 1 트랜치(t1)에서는 에치백된 PSG막(17a) 표면에 리니어 산화막(18)이 형성된다.Then, as shown in Fig. 2G, the PSG film 17 is etched back until the surface of the residual spacer 16a is exposed to fill the PSG film 17a between the remaining spacers 16a. At this time, due to the step between the trenches t1 and t2, the PSG film 17 in the second trench t2 is removed during the etch back process. Subsequently, linear oxide films 18 are formed on the inner surfaces of the first and second trenches t1 and t2. At this time, in the first trench t1, the linear oxide film 18 is formed on the surface of the PSG film 17a which is etched back.
도 2h를 참조하여, 리니어 산화막(18)로 둘러싸여진 제 1 및 제 2 트랜치(t1,t2)내에 갭 필링(gap filling) 특성이 우수한 산화막을 매립시키어, 소자 분리막(19)을 형성한다. 그다음, 노출된 실리콘층(13)의 소정 부분에 게이트 절연막(20), 게이트 전극(21)을 형성한다. 이어서, 게이트 전극(21) 양측에 불순물을 이온 주입하여, 소오스, 드레인 영역(22)을 형성하므로써, ESD 영역 및 셀 영역에 모스펫을 형성한다.Referring to FIG. 2H, an oxide film having excellent gap filling characteristics is embedded in the first and second trenches t1 and t2 surrounded by the linear oxide film 18 to form the device isolation film 19. Next, a gate insulating film 20 and a gate electrode 21 are formed in a predetermined portion of the exposed silicon layer 13. Subsequently, impurities are implanted into both sides of the gate electrode 21 to form the source and drain regions 22, thereby forming MOSFETs in the ESD region and the cell region.
이와같이 형성하면, ESD 영역(E)을 한정하는 소자 분리막(19)의 저면에는 매몰 절연층(12)이 제거되어 있고, 도핑된 폴리실리콘 스페이서(16a)를 통하여 실리콘층(13)과 핸들링 웨이퍼(11)가 연결되어 있으므로, 실질적으로 실리콘층(13)의 면적이 핸들링 웨이퍼(11)까지 확장된다. 이에따라, 실리콘층(13)의 면적이 확장되므로써, ESD 발생시 ESD 전류 및 이에 의하여 발생되는 열이 소오스, 드레인 영역으로 집중되는 것을 분산시킬 수 있다.In this manner, the buried insulating layer 12 is removed from the bottom of the device isolation film 19 defining the ESD region E, and the silicon layer 13 and the handling wafer (eg, through the doped polysilicon spacer 16a) are removed. Since 11 is connected, the area of the silicon layer 13 substantially extends to the handling wafer 11. As a result, the area of the silicon layer 13 is expanded, thereby dispersing the concentration of the ESD current and the heat generated by the source in the source and drain regions during the ESD generation.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, ESD 영역을 한정하는 소자 분리막 저면에 핸들링 웨이퍼와 실리콘층을 연결시키기 위한 패스용 폴리실리콘 스페이서를 형성한다. 이에따라, 실리콘층이 핸들링 웨이퍼와 소정 부분 연결되어, 실질적으로 실리콘층의 면적이 증대된다. 그러므로, ESD 유입시, 전류 및 열이 핸들링 웨이퍼쪽으로 효과적으로 분산되어, 실리콘층에 전류 및 열이 집중되지 않는다.As described in detail above, according to the present invention, a polysilicon spacer for a pass for connecting the handling wafer and the silicon layer is formed on the bottom surface of the device isolation layer that defines the ESD region. As a result, the silicon layer is partially connected to the handling wafer, thereby substantially increasing the area of the silicon layer. Therefore, upon ingress of ESD, current and heat are effectively distributed towards the handling wafer so that current and heat are not concentrated in the silicon layer.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990023183A KR100548536B1 (en) | 1999-06-21 | 1999-06-21 | Semiconductor device formed SOI substrate and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990023183A KR100548536B1 (en) | 1999-06-21 | 1999-06-21 | Semiconductor device formed SOI substrate and method for manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010003052A true KR20010003052A (en) | 2001-01-15 |
KR100548536B1 KR100548536B1 (en) | 2006-02-02 |
Family
ID=19593749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990023183A KR100548536B1 (en) | 1999-06-21 | 1999-06-21 | Semiconductor device formed SOI substrate and method for manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100548536B1 (en) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5313094A (en) * | 1992-01-28 | 1994-05-17 | International Business Machines Corportion | Thermal dissipation of integrated circuits using diamond paths |
JPH09172061A (en) * | 1995-12-18 | 1997-06-30 | Fuji Electric Co Ltd | Manufacture of semiconductor device |
JPH09181168A (en) * | 1995-12-21 | 1997-07-11 | Denso Corp | Manufacture of silicon semiconductor substrate |
KR100258177B1 (en) * | 1997-12-22 | 2000-06-01 | 정선종 | A power device and method of manufacturing the same |
KR100257758B1 (en) * | 1997-12-27 | 2000-06-01 | 김영환 | Double silicon substrate and method for manufacturing semiconductor device using the same |
-
1999
- 1999-06-21 KR KR1019990023183A patent/KR100548536B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100548536B1 (en) | 2006-02-02 |
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