KR20010002742A - 벌크 기판에 바이어스를 공급하기 위한 실리콘 온 인슐레이터 구조의 반도체소자 및 이를 제조하는 방법 - Google Patents

벌크 기판에 바이어스를 공급하기 위한 실리콘 온 인슐레이터 구조의 반도체소자 및 이를 제조하는 방법 Download PDF

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Abstract

본 발명은 벌크 기판에 바이어스를 공급하기 위한 실리콘 온 인슐레이터 구조의 반도체 소자 및 그 제조 방법에 관한 것이다. 제1 도전형의 기판 상에 실리콘 온 인슐레이터 구조의 반도체 소자가 형성되어 있다. 기판에 바이어스를 인가해야하는 다층의 금속층들 중 필드 영역을 지나면서 기판으로부터 가장 가까운 임의의 금속층과 기판 사이를 연결하기 위해, 플럭 도전층이 실리콘 온 인슐레이터 구조를 구성하는 매몰 절연층과 그 상부에 형성되어 있는 임의의 층간절연층을 관통하도록 형성된 비아홀을 채우는 모양으로 형성되어 있다. 바이어스용 도핑 영역은 플럭 도전층 하부의 기판 표면에 형성되어 있다. 이때, 플럭 도전층은 도전층 및 바이어스용 도핑 영역과 전체적으로 접하는 클러스터형이다.

Description

벌크 기판에 바이어스를 공급하기 위한 실리콘 온 인슐레이터 구조의 반도체 소자 및 이를 제조하는 방법{SOI structure semiconductor device for applying bias in the bulk substrate and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 벌크 기판에 바이어스를 공급하기 위한 실리콘 온 인슐레이터 구조의 반도체 소자 및 이를 제조하는 방법에 관한 것이다.
일반적으로 사용하고 있는 벌크 반도체 소자는, 순수한 단결정 실리콘에 불순물격인 원자 주기율 3가 또는 5가 이온을 소량 첨가하여 제조된 P- 또는 N- 벌크 기판 위에 PMOS, NMOS 트랜지스터 소자등을 구현한 후, 상기 벌크 기판에 바이어스를 인가하여 트랜지스터 및 레지스터(저항)가 동작하도록 한다.
벌크 반도체 소자가 제조된 칩(chip)의 기판에 바이어스를 인가하는 방법으로는, 첫째, 웨이퍼 (즉, 벌크 기판)의 뒷면(back side)에 도전성 물질을 도금한 후 인쇄회로 기판에 연결하여 칩의 벌크 기판에 바이어스를 인가하는 방법, 둘째, 인쇄회로 기판과 칩을 연결하는 본딩 와이어가 연결되는 칩의 패드 밑의 벌크 기판에 바이어스를 인가하는 방법, 셋째, 단위회로를 구현할 때 웰(well) 바이어스 또는 기판 바이어스를 같이 구현하는 방법등이 있다.
최근, P- 또는 N- 벌크 기판 위에 PMOS, NMOS 트랜지스터 소자등을 구현하는 방법 대신에, PMOS, NMOS 트랜지스터 소자의 기생 커패시턴스(capacitance)를 줄이고, 누설전류 증가없이 트랜지스터 소자의 문턱전압(threshold voltage)을 낮춤으로써 트랜지스터 소자특성을 향상시키기 위한 방법으로 실리콘 온 인슐레이터 (Silicon On Insulator; 이하, "SOI"라 칭함) 구조의 반도체 소자를 많이 사용한다.
SOI 구조의 반도체 소자는 P- 또는 N- 기판 위에 이산화실리콘(SiO2)등의 절연물질층으로 된 매몰 산화막을 형성하고, 그 위에 CMOS 반도체 소자를 형성하는 구조로 되어 있다. 일반적인 SOI 구조의 트랜지스터는 매몰 산화막 아래의 벌크 기판이 열 방출 용도외에는 유용하지 않으나, ESD(Electro Static Discharge) 방지 구조 및 웰 저항을 구현하기 위해서는 벌크 기판을 사용하게 되며, 이로 인하여 벌크 기판에 바이어스를 공급하는 것이 필요하게 된다.
도 1은 벌크 기판에 바이어스를 공급하기 위한 벌크 반도체 소자를 도시한 단면도로서, 도면부호 "10"은 P형 반도체 기판을, "12"는 필드 산화막을, "14"는 N 웰을, "16"은 PMOS의 소오스/ 드레인을, "18"은 NMOS의 소오스/ 드레인을, "20"은 P+ 바이어스용 도핑영역을, "22"는 코발트 실리사이드층을, "24"는 PMOS의 게이트를, "26"은 NMOS의 게이트를, "28"은 제1 절연층을, "30"은 평탄화층을, "32"는 NMOS 및 PMOS와 제1 금속층을 연결하기 위한 제1 비아홀들을, "34"는 P+ 바이어스용 도핑영역과 제1 금속층을 연결하기 위한 제2 비아홀을, "36"은 제1 금속층을, "38"은 제1 금속층과 제2 금속층을 연결하기 위한 제3 비아홀들을, "40"은 제2 금속층을, "42"는 제2 절연층을, 그리고 "44"는 보호막을 나타낸다.
제2 금속층 중 Vss 라인으로 공급된 바이어스 전압은 상기 Vss 하부의 제3 비아홀을 통해 제1 금속층에 공급된 후, 제2 비아홀(34)을 통해 P+ 바이어스용 도핑영역으로 공급된다.
상기 P+ 바이어스용 도핑영역(20)은 PMOS 트랜지스터의 소오스/ 드레인 형성 시 형성되며, 상기 제2 비아홀(34)은 제1 비아홀(32) 형성을 위한 식각 공정 시 형성된다. 이때, 상기 제2 비아홀(34)은 상기 P+ 바이어스용 도핑영역(20)을 부분적으로 노출시키는 여러개의 홀들로 구성되어 있다.
도 2는 종래 벌크 반도체 소자, 금속층 및 바이어스용 도핑영역을 도시한 개략도로서, 도면부호 "50"은 제1 벌크 반도체 소자를, "52"는 제2 벌크 반도체 소자를, "60"은 바이어스용 도핑영역을, "Vdd"는 Vdd 전압 공급 라인을, "Vss"는 Vss 전압 공급 라인을, 그리고 "S1, S2 및 S3"는 신호 라인을 나타낸다.
바이어스용 도핑영역(60)은 상기 Vss 전압 공급 라인과 부분적으로 중첩하도록 위치한다.
벌크 반도체 소자의 경우엔, 트랜지스터의 소오스/ 드레인 형성 시 바이어스용 도핑영역을 형성한 후 이를 비아홀을 통해 바이어스 전압이 공급되는 금속층에 연결하는 것으로 벌크 기판에 바이어스를 인가 할 수 있으나, SOI 구조의 반도체 소자의 경우엔, SOI를 구성하는 매몰 절연층으로 인하여 벌크 기판에 바이어스를 인가하는데 어려움이 따른다.
본 발명의 목적은 벌크 기판에 바이어스를 공급하기 위한 실리콘 온 인슐레이터 구조의 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 소자를 제조하는데 있어서 가장 적합한 제조 방법을 제공하는데 있다.
도 1은 도 1은 벌크 기판에 바이어스를 공급하기 위한 벌크 반도체 소자를 도시한 단면도이다.
도 2는 종래 벌크 반도체 소자, 금속층 및 바이어스용 도핑영역을 도시한 개략도이다.
도 3은 벌크 기판에 바이어스를 공급하기 위한 SOI 구조의 반도체 소자를 도시한 단면도이다.
도 4는 본 발명에 의한 SOI 구조의 반도체 소자, 금속층 및 바이어스용 도핑영역을 도시한 개략도이다.
상기 목적을 달성하기 위한, 본 발명에 의한 실리콘 온 인슐레이터 구조의 반도체 소자는, 실리콘 온 인슐레이터 구조의 반도체 소자가 형성되어 있는 제1 도전형의 벌크 기판과, 상기 벌크 기판에 바이어스를 인가해야하는 다층의 금속층들 중 필드 영역을 지나면서 상기 기판으로부터 가장 가까운 임의의 금속층과 상기 기판 사이를 연결하기 위해, 상기 실리콘 온 인슐레이터 구조를 구성하는 매몰 절연층과 그 상부에 형성되어 있는 임의의 층간절연층을 관통하도록 형성된 비아홀을 채우는 모양의 플럭 도전층과, 상기 플럭 도전층 하부의 기판 표면에 형성된 제1 도전형의 바이어스용 도핑영역을 구비하는 것을 특징으로 한다. 이때, 상기 플럭 도전층은 상기 임의의 도전층 및 기판과 전체적으로 접하는 클러스터(cluster)형인 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 실리콘 온 인슐레이터 구조의 반도체 소자의 제조 방법은, 제1 도전형의 기판 상에 실리콘 온 인슐레이터 구조의 반도체 소자를 형성하는 단계와, 상기 반도체 소자를 덮는 층간 절연층을 형성하는 단계와, 상기 기판에 바이어스를 인가해야하는 다층의 금속층들 중 필드 영역을 지나면서 상기 기판으로부터 가장 가까운 임의의 금속층이 형성될 영역에 있는 상기 실리콘 온 인슐레이터 구조를 구성하는 매몰 절연층과 상기 층간절연층을 식각하여 비아홀을 형성하는 단계와, 상기 비아홀을 통해 제1 도전형의 불순물 이온을 도핑함으로써 제1 도전형의 바이어스용 도핑영역을 상기 기판 표면에 형성하는 단계와, 상기 비아홀을 금속 물질로 채움으로써 클러스터형의 플럭 도전층을 형성하는 단계와, 상기 플럭 도전층이 형성되어 있는 결과물 기판 상에 금속 물질을 증착한 후 패터닝함으로써 상기 플럭 도전층과 접하는 상기 임의의 금속층을 형성하는 단계를 구비하는 것을 특징으로 한다. 이때, 상기 바이어스용 도핑영역을 형성한 후, 상기 비아홀을 통해 노출된 기판에 코발트 실리사이드층을 형성하는 단계를 더 구비하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3은 벌크 기판에 바이어스를 공급하기 위한 SOI 구조의 반도체 소자를 도시한 단면도로서, 도면부호 "70"은 P형 반도체 기판을, "72"는 매몰 절연층을, "74"는 반도체층을, "76"은 PMOS의 소오스/ 드레인을, "78"은 NMOS의 소오스/ 드레인을, "80"은 PMOS의 게이트를, "82"는 NMOS의 게이트를, "84"는 게이트 보호 절연막을, "86"은 제1 평탄화층을, "88"은 NMOS, PMOS 트랜지스터와 제1 금속층을 연결하기 위한 제1 비아홀들을, "90"은 바이어스용 도핑영역과 제1 금속층을 연결하기 위한 제2 비아홀을, "92"는 P+ 바이어스용 도핑영역을, "94"는 코발트 실리사이드층을, "96"은 제1 금속층을, "98"은 제1 금속층을 제2 금속층에 연결하기 위한 제3 비아홀들을, "100"은 제2 금속층을, "102"는 제2 평탄화층을, 그리고 "104"는 보호막을 나타낸다.
제1 도전형, 예컨대 P형의 벌크 기판 상에 매몰 절연층(72)을 형성한 후, 단위 활성영역 별로 격리된 반도체층(74)을 형성한다. 이후, 이 반도체층(74)에 NMOS 및 PMOS의 소오스/ 드레인을 각각 형성하고, 각각의 게이트를 형성함으로써 SOI 구조의 반도체 소자를 형성한다. 계속해서, 게이트 보호 절연막(84)과 제1 평탄화층(86)을 형성한 후, 이들을 부분적으로 식각하여 상기 트랜지스터의 소오스/ 드레인 및 게이트를 부분적으로 노출시키는 제1 비아홀(88)들을 형성한다.
이때, 필드 영역의 매몰 절연층(72)도 부분적으로 식각하여 상기 벌크 기판(70)에 바이어스를 인가해야하는 이후에 형성될 다층의 금속층들 중 상기 벌크 기판(70)과 가장 가까운 간격을 유지하면서도 필드 영역을 지나는 금속층 (예컨대 Vss 하부 및 필드 영역 상의 제1 금속층(96))이 형성될 영역을 식각함으로써 상기 벌크 기판(70)을 부분적으로 노출시키는 제2 비아홀(90)도 형성한다.
이어서, 상기 제2 비아홀(90)을 통해 P형의 불순물이온(BF2)을, 예컨대 2E15 이온/㎠의 도우즈로 도핑하여 상기 벌크 기판(70)에 바이어스용 도핑영역(92)을 형성한 후, 상기 바이어스용 도핑영역(92) 표면에 코발트(cobalt) 실리사이드층(94)을 형성한다. 이후, 텅스텐을 상기 제1 비아홀(88) 및 제2 비아홀(90)에 도전물질로 매립함으로써 클러스터형(cluster) 플럭 도전층을 형성한다. 이어서, 결과물 기판 상에 도전물질층을 형성한 후 이를 패터닝함으로써 상기 제1 비아홀 및 제2 비아홀을 채우는 상기 플럭 도전층과 접하는 제1 금속층(96)을 형성하고, 계속해서, 제2 평탄화층(102)을 형성하고, 상기 제3 비아홀(98) 및 상기 제3 비아홀(98)을 통해 제1 금속층(96)과 접속하는 제2 금속층(100)을 형성한 후, 보호막(104)을 형성한다.
도 4는 본 발명에 의한 SOI 구조의 반도체 소자, 금속층 및 바이어스용 도핑영역을 도시한 개략도로서, 도면부호 "106"은 제1 SOI 구조의 반도체 소자를, "108"은 제2 SOI 구조의 반도체 소자를, "110"은 바이어스용 도핑영역을, "Vdd"는 Vdd 전압 공급 라인을, "Vss"는 Vss 전압 공급 라인을, 그리고 "S1, S2 및 S3"는 신호 라인을 나타낸다.
상기 도 4에 도시된 Vss 전압 공급 라인은 반도체 소자가 형성되지 않은 필드 영역을 지나는 라인으로 바이어스용 도핑 영역(110)과 완전히 중첩한다. 이때, 도시되지는 않았지만, 상기 바이어스용 도핑 영역(110)과 Vss 전압 공급 라인을 연결하는 비아홀 또한 상기 바이어스용 도핑 영역(110) 및 Vss 전압 공급 라인과 완저히 중첩한다는 것을 알 수 있다. 따라서, 상기 바이어스용 도핑 영역(110)과 Vss 전압 공급 라인을 연결하는 상기 비아홀 (도 3의 제2 비아홀(90))을 채우는 플럭 도전층은 상기 Vss 전압 공급 라인 및 바이어스용 도핑 영역(110)과 일체형으로 접속한다.
종래의 벌크 반도체 소자에서는 기판 바이어스를 인가하기 위해 회로주변에 바이어스용 도핑영역을 형성한 후 바이어스 공급용 비아홀을 만들었다. 그러나, SOI 구조의 반도체 소자의 경우, 매몰 절연층 때문에 이러한 공정이 어렵다. 따라서, 본 발명에서는 SOI 구조의 반도체 소자를 형성한 후, 필드 영역을 지나고 벌크 기판에서 가장 가까운 금속층 아래의 매몰 절연층을 식각하여 비아홀을 형성한다. 그 후, 이 비아홀을 통해 불순물 이온을 도핑함으로써 상기 벌크 기판에 바이어스용 도핑 영역을 형성하였다.
이때, 벌크 기판이 P형인 경우엔 P형의 불순물 이온을 전술한 바와 같은 도우즈로 도핑하고, 벌크 기판이 N형인 경우엔 N형의 불순물 이온(As)을 5E15 이온/㎠의 도우즈로 도핑한다.
본 발명에 의한 실리콘 온 인슐레이터 구조의 반도체 소자 및 이를 제조하는 방법에 의하면, 바이어스가 인가되는 금속층 하부의 필드 영역 전체의 벌크 기판을 바이어스를 잡아주는 면적으로 사용할 수 있으므로 SOI 구조의 반도체 소자의 벌크 기판에 안정적으로 바이어스를 공급할 수 있다.

Claims (4)

  1. 실리콘 온 인슐레이터 구조의 반도체 소자가 형성되어 있는 제1 도전형의 벌크 기판;
    상기 벌크 기판에 바이어스를 인가해야하는 다층의 금속층들 중 필드 영역을 지나면서 상기 기판으로부터 가장 가까운 임의의 금속층과 상기 기판 사이를 연결하기 위해, 상기 실리콘 온 인슐레이터 구조를 구성하는 매몰 절연층과 그 상부에 형성되어 있는 임의의 층간절연층을 관통하도록 형성된 비아홀을 채우는 모양의 플럭 도전층; 및
    상기 플럭 도전층 하부의 벌크 기판 표면에 형성된 제1 도전형의 바이어스용 도핑 영역을 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 구조의 반도체 소자.
  2. 제1항에 있어서,
    상기 플럭 도전층은 상기 임의의 도전층 및 바이어스용 도핑 영역과 전체적으로 접하는 클러스터(cluster)형인 것을 특징으로 하는 실리콘 온 인슐레이터 구조의 반도체 소자.
  3. 제1 도전형의 기판 상에 실리콘 온 인슐레이터 구조의 반도체 소자를 형성하는 단계;
    상기 반도체 소자를 덮는 층간 절연층을 형성하는 단계;
    상기 벌크 기판에 바이어스를 인가해야하는 다층의 금속층들 중 필드 영역을 지나면서 상기 벌크 기판으로부터 가장 가까운 임의의 금속층이 형성될 영역에 있는 상기 실리콘 온 인슐레이터 구조를 구성하는 매몰 절연층과 상기 층간절연층을 식각하여 비아홀을 형성하는 단계;
    상기 비아홀을 통해 제1 도전형의 불순물 이온을 도우프함으로써 제1 도전형의 바이어스용 도핑영역을 상기 벌크 기판 표면에 형성하는 단계;
    상기 비아홀을 금속 물질로 채움으로써 클러스터형의 플럭 도전층을 형성하는 단계; 및
    상기 플럭 도전층이 형성되어 있는 결과물 기판 상에 금속 물질을 증착한 후 패터닝함으로써 상기 플럭 도전층과 접하는 상기 임의의 금속층을 형성하는 단계를 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 구조의 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 바이어스용 도핑영역을 형성한 후, 상기 비아홀을 통해 노출된 기판에 코발트 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 구조의 반도체 소자 제조 방법.
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