KR20000074979A - Method for forming silicide layer of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 살리사이드와 폴리사이드를 동시에 형성할 수 있도록한 반도체 소자의 실리사이드층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming a silicide layer of a semiconductor device capable of simultaneously forming a salicide and a polyside.
일반적으로 DRAM등의 디자인룰이 감소하는 것에 따라 폴리 실리콘등과 같은 비저항이 높은 물질을 게이트 전극으로 사용하는 것은 여러 측면에서 바람직하지 못하게 되었다.In general, as the design rules of DRAM and the like decrease, the use of a high resistivity material such as polysilicon as the gate electrode becomes undesirable in many aspects.
이러한 제약을 극복하기 위하여 게이트 전극을 비저항이 낮은 물질로 형성하는 방법이 연구되고 있다.In order to overcome this limitation, a method of forming the gate electrode with a low specific resistance material has been studied.
이러한 연구 결과로 제시된것의 하나가 실리콘 산화막등과 같은 게이트 절연막과의 반응성이 작은 텅스텐 또는 몰리브덴 등과 같은 금속을 게이트 전극으로 사용하는 것이다.One of the findings suggested by these studies is to use a metal such as tungsten or molybdenum, which has little reactivity with a gate insulating film such as a silicon oxide film, as a gate electrode.
다른 하나는 게이트 산화막상에 탄탈륨 실리사이드(TiSi2) 또는 몰리브덴 실리사이드(MoSi2) 또는 코발트 실리사이드(CoSi2)등과 같은 실리사이드를 증착하여 게이트 전극으로 사용하는 것이다.The other is to deposit a silicide such as tantalum silicide (TiSi 2 ), molybdenum silicide (MoSi 2 ), cobalt silicide (CoSi 2 ), etc. on the gate oxide and use it as a gate electrode.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 전극 형성 방법에 관하여 설명하면 다음과 같다.Hereinafter, a method of forming a gate electrode of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1c는 종래 기술의 폴리사이드층을 적용한 게이트 전극 형성 공정 단면도이다.1A to 1C are cross-sectional views of a gate electrode forming process employing a polyside layer of the prior art.
반도체 소자의 다자인 룰이 미세화됨에 따라 높은 게이트 저항으로 인해 소자의 동작 속도를 저하시킨다.As the design rule of the semiconductor device is refined, the operation speed of the device is reduced due to the high gate resistance.
따라서 낮은 저항의 게이트 전극이 요구되고 있는데, 이와 같은 요구에 따라 저항이 낮은 내열 금속 실리사이드가 게이트 전극으로 적용되고 있다.Accordingly, a low resistance gate electrode is required, and a heat resistant metal silicide having a low resistance is used as the gate electrode according to the demand.
이것을 폴리사이드(silicide on doped polycrystalline-Si;polycide)라한다.This is called polyside (silicide on doped polycrystalline-Si; polycide).
폴리사이드로서 가장 널리 이용되는 것이 WSi2(비저항이 60 ~ 200μΩ/cm)인데, 이보다 더 낮은 저항 특성을 갖는 폴리사이드가 CoSi2(비저항이 15 ~ 20μΩ/cm)와 TiSi2(비저항이 15 ~ 20μΩ/cm)이다.The most widely used polysides are WSi 2 (60 to 200 μΩ / cm resistivity), with polysides having lower resistivity than CoSi 2 (15 to 20 μΩ / cm resistivity) and TiSi 2 (15 to 50 resistivity). 20 μΩ / cm).
이와 같은 고융점 금속을 사용한 게이트 전극 형성 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 산화막(2)을 형성한다.In the gate electrode forming process using such a high melting point metal, first, as shown in FIG. 1A, the gate oxide film 2 is formed on the semiconductor substrate 1.
그리고 상기 게이트 산화막(2)상에 폴리 실리콘층(3),실리사이드층(4) 그리고 하드 마스크용 절연층(5)을 차례로 적층 형성한다.A polysilicon layer 3, a silicide layer 4, and a hard mask insulating layer 5 are sequentially stacked on the gate oxide film 2.
이어, 도 1b에서와 같이, 상기 하드 마스크용 절연층(5)을 포토리소그래피 공정으로 패터닝하여 패터닝된 절연층(5)을 마스크로 실리사이드층(4),폴리 실리콘층(3)을 건식 식각 공정으로 선택적으로 패터닝하여 게이트 전극층(6)을 형성한다.Subsequently, as illustrated in FIG. 1B, the hard mask insulating layer 5 is patterned by a photolithography process, and the silicide layer 4 and the polysilicon layer 3 are dry-etched using the patterned insulating layer 5 as a mask. It is selectively patterned to form a gate electrode layer (6).
그리고 도 1c에서와 같이, 상기 게이트 전극층(6)을 포함하는 전면에 게이트 측벽 형성용 절연층을 증착하고 에치백하여 게이트 전극층(6)의 측면에만 남도록하여 게이트 측벽(7)을 형성한다.1C, the gate sidewall 7 is formed by depositing and etching back the gate sidewall forming insulating layer on the entire surface including the gate electrode layer 6 so as to remain only at the side of the gate electrode layer 6.
이때, 사용되는 고융점 금속으로 CoSi2와 TiSi2이 있다.In this case, CoSi 2 and TiSi 2 are used as the high melting point metal.
상기의 비슷한 저항 특성을 갖는 CoSi2와 TiSi2에서 CoSi2가 게이트 전극 형성에 유리한데 그 이유는 다음과 같다.CoSi 2 is advantageous for forming a gate electrode in CoSi 2 and TiSi 2 having similar resistance characteristics, for the following reason.
첫째, 실리사이드 형성후에 진행되는 열공정에 의해 실리사이드가 응집(Agglomeration)될 수 있는데, 이는 저항의 증가를 가져온다.First, silicide can be agglomerated by a thermal process that proceeds after silicide formation, which leads to an increase in resistance.
이와 같은 응집 현상이 CoSi2가 TiSi2보다 작아 열안정성이 우수하다.This aggregation phenomenon is smaller than CoSi 2 TiSi 2 is excellent in thermal stability.
둘째, TiSi2의 경우 게이트 라인의 폭이 감소하는 경우 저항이 크게 증가하지만 CoSi2는 게이트 라인의 폭이 감소하여도 저저항의 특성을 유지한다.Second, in the case of TiSi 2, the resistance increases greatly when the width of the gate line decreases, but CoSi 2 maintains the low resistance even when the width of the gate line decreases.
셋째, CoSi2는 SADS(Silicide as A Dopant Source)로 이용하여 폴리 실리콘의 도핑이 용이하다.Third, CoSi 2 is easily doped with polysilicon using SADS (Silicide as A Dopant Source).
SADS란 실리사이드내에 주입된 도판트를 열처리하여 실리사이드 하측의 실리콘층으로 도판트를 확산시킴으로서 실리콘층의 도핑을 하는 방법을 말한다.SADS refers to a method of doping a silicon layer by heat-treating the dopant injected into the silicide to diffuse the dopant into the silicon layer under the silicide.
여기서, CoSi2는 SADS로 이용할 수 있지만, TiSi2는 As,P,B 등의 도판트와의 반응성이 커서 SADS로 이용할 수 없다.Here, CoSi 2 can be used as a SADS, but TiSi 2 has a high reactivity with dopants such as As, P, and B, and thus cannot be used as a SADS.
이와 같은 특성으로 하여 게이트 전극을 CoSi2를 사용하여 형성하는 기술이 시도되고 있다.On the basis of such characteristics, a technique for forming a gate electrode using CoSi 2 has been attempted.
그러나 이와 같은 종래 기술의 게이트 전극 형성 방법에는 다음과 같은 문제가 있다.However, such a conventional method of forming a gate electrode has the following problems.
로직(Logic) 공정은 하이 퍼포먼스를 추구하기 때문에 Ti,Co 살리사이드 공정을 채용하고 있다.Logic process adopts Ti, Co salicide process because it pursues high performance.
그리고 DRAM에서는 폴리사이드 공정을 채용하고 있는데, 이것은 주변회로용 소자 성능보다는 코스트에 비중을 두고 있기 때문이며 또한 셀의 패스 트랜지스터 소오스/드레인 영역에 실리사이드가 형성되면 누설전류 특성이 악화되기 때문이다.In addition, a polyside process is used in DRAM because the cost is more important than the performance of peripheral devices, and when silicide is formed in a pass transistor source / drain region of a cell, leakage current characteristics are deteriorated.
DRAM과 같은 메모리 셀들과 로직 소자들이 같이 존재하는 소자 또는 하이 퍼포먼스를 추구하는 DRAM에서는 살리사이드와 폴리사이드가 필요하다.Memory-side devices such as DRAMs and logic devices coexist, or high-performance DRAMs require salicides and polysides.
그러나 이와 같이 살리사이드와 폴리사이드를 동시 적용하여 각각의 특성에 맞게 게이트 전극을 형성하는 방법이 제시되지 않아 하이 퍼포먼스를 추구하는 소자 제조에 어려움이 있다.However, since a method of forming a gate electrode for each characteristic by simultaneously applying salicide and polyside is not suggested, it is difficult to manufacture a device that pursues high performance.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법의 문제를 해결하기 위하여 안출한 것으로, 살리사이드와 폴리사이드를 동시에 형성할 수 있도록한 반도체 소자의 실리사이드층 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problem of the gate electrode formation method of the semiconductor device of the prior art, and the object of the present invention is to provide a method for forming a silicide layer of a semiconductor device capable of simultaneously forming a salicide and a polyside. have.
도 1a내지 도 1c는 종래 기술의 폴리사이드층을 적용한 게이트 전극 형성 공정 단면도1A to 1C are cross-sectional views of a gate electrode forming process employing a polyside layer of the prior art.
도 2a내지 도 2g는 본 발명에 따른 살리사이드층과 폴리사이드층을 동시에 적용한 게이트 전극 형성 방법을 나타낸 공정 단면도2A to 2G are cross-sectional views illustrating a method of forming a gate electrode to which a salicide layer and a polyside layer are simultaneously applied according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 반도체 기판 22a.22b. 게이트 전극21. Semiconductor substrate 22a.22b. Gate electrode
23. 제 1 산화막 24a.24b. LDD 이온 주입층23. First oxide film 24a.24b. LDD ion implantation layer
25. 나이트라이드층 26. 제 2 산화막25. Nitride layer 26. Second oxide film
27. PR 패턴층 28. 게이트 측벽27.PR pattern layer 28.gate sidewall
29. 살리사이드층 30. 폴리사이드층29. Salicide Layer 30. Polyside Layer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법은 주변 회로 영역과 셀 영역을 갖는 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 전면에 제 1 산화막,나이트라이드층을 차례로 형성하는 단계; 상기 나이트라이드층이 형성된 전면에 게이트 전극들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막을 형성하고 평탄화하여 게이트 전극 상부면의 나이트라이드층을 노출시키는 단계; 상기 셀 영역상에만 PR 패턴층을 형성하고 이를 이용하여 주변 회로 영역에 잔류하는 제 2 산화막을 제거하는 단계; 상기 PR 패턴층을 제거하고 노출된 나이트라이드층을 제거하고 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하는 단계; 전면에 고융점 금속층 및 캡핑층을 형성하고 실리사이드 공정을 진행하여 주변 회로 영역에는 살리사이드층을, 셀 영역의 게이트 전극 상부면에는 폴리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a silicide layer of a semiconductor device, the method including: forming a gate electrode on a semiconductor substrate having a peripheral circuit region and a cell region; Sequentially forming a first oxide film and a nitride layer on the entire surface including the gate electrode; Forming and planarizing a second oxide layer on a front surface of the nitride layer to have a thickness sufficient to completely cover the gate electrodes to expose the nitride layer on the upper surface of the gate electrode; Forming a PR pattern layer only on the cell region and removing the second oxide film remaining in the peripheral circuit region using the PR pattern layer; Removing the PR pattern layer, removing the exposed nitride layer and forming gate sidewalls on the gate electrode side of the peripheral circuit area; Forming a high melting point metal layer and a capping layer on the entire surface thereof, and performing a silicide process to form a salicide layer in the peripheral circuit region and a polyside layer on the gate electrode upper surface of the cell region.
이하, 첨부된 도면을 참고하여 본 발명에 따른 실리사이드 공정에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a silicide process according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2g는 본 발명에 따른 살리사이드층과 폴리사이드층을 동시에 적용한 게이트 전극 형성 방법을 나타낸 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of forming a gate electrode to which a salicide layer and a polyside layer are simultaneously applied according to the present invention.
먼저, 도 2a에서와 같이, 주변 회로 영역과 셀 영역을 갖는 반도체 기판(21)상에 게이트 전극(22a)(22b)을 형성한다.First, as in FIG. 2A, gate electrodes 22a and 22b are formed on a semiconductor substrate 21 having a peripheral circuit region and a cell region.
그리고 산화 공정을 진행하여 반도체 기판(21)의 표면 및 게이트 전극(22a)(22b)의 표면에 버퍼 산화막으로 사용되는 제 1 산화막(23)을 형성하고 LDD 이온 주입 공정을 진행하여 LDD 이온 주입층(24a)(24b)을 형성한다.The oxidation process is performed to form a first oxide film 23 to be used as a buffer oxide film on the surface of the semiconductor substrate 21 and the gate electrodes 22a and 22b. (24a) and 24b are formed.
이어, 도 2b에서와 같이, 상기 제 1 산화막(23)이 형성된 전면에 나이트라이드층(25)을 형성한다.Next, as shown in FIG. 2B, the nitride layer 25 is formed on the entire surface of the first oxide layer 23.
그리고 도 2c에서와 같이, 상기 나이트라이드층(25)이 형성된 전면에 게이트 전극(22a)(22b)들 사이를 완전 매립하고 게이트 전극(22a)(22b)들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막(26)을 형성한다.As shown in FIG. 2C, the nitride layer 25 has a thickness sufficient to completely fill the gate electrodes 22a and 22b and completely cover the gate electrodes 22a and 22b. The second oxide film 26 is formed.
이어, 도 2d에서와 같이, CMP(Chemical Mechanical Polishing)공정으로 상기 제 2 산화막(26)을 평탄화하여 게이트 전극(22a)(22b)상부면의 나이트라이드층(25)이 노출되도록한다.Next, as shown in FIG. 2D, the second oxide layer 26 is planarized by a chemical mechanical polishing (CMP) process to expose the nitride layer 25 on the upper surfaces of the gate electrodes 22a and 22b.
그리고 도 2e에서와 같이, 전면에 포토레지스트를 도포하고 게이트 전극(22b)들이 형성된 셀 영역상에만 포토레지스트가 남도록 패터닝하여 PR 패턴층(27)을 형성한다.As shown in FIG. 2E, the photoresist is coated on the entire surface and patterned so that the photoresist remains only on the cell region where the gate electrodes 22b are formed, thereby forming the PR pattern layer 27.
상기 PR 패턴층(27)을 마스크로하여 주변 회로 영역에 잔류하는 제 2 산화막(26)을 제거하여 나이트라이드층(25)이 모두 노출되도록 한다.By using the PR pattern layer 27 as a mask, the second oxide layer 26 remaining in the peripheral circuit region is removed to expose all of the nitride layers 25.
이어, 도 2f에서와 같이, 상기 PR 패턴층(26)을 제거하고 주변 회로 영역의 나이트라이드층(25) 전체 및 셀 영역의 게이트 전극(22b) 상부면의 나이트라이드층(25)을 제거하여 주변 회로 영역의 게이트 전극(22a) 상부면 및 기판 표면 그리고 셀 영역의 게이트 전극(22b) 상부면이 노출되도록 한다.Subsequently, as shown in FIG. 2F, the PR pattern layer 26 is removed and the entire nitride layer 25 of the peripheral circuit region and the nitride layer 25 of the upper surface of the gate electrode 22b of the cell region are removed. The top surface of the gate electrode 22a and the substrate surface of the peripheral circuit region and the top surface of the gate electrode 22b of the cell region are exposed.
그리고 전면에 측벽 형성용 물질층을 증착하고 에치백하여 주변 회로 영역의 게이트 전극(22a) 측면에 게이트 측벽(28)을 형성한다.The sidewall forming material layer is deposited on the front side and etched back to form the gate sidewall 28 on the side of the gate electrode 22a of the peripheral circuit region.
이어, 도 2g에서와 같이, 고융점 금속층 예를들면, 코발트를 스퍼터링 공정으로 전면에 증착하고 티타늄 또는 티타늄 나이트라이드의 캡핑층(도면에 도시하지 않음)을 형성한다.Then, as in FIG. 2G, a high melting point metal layer, for example, cobalt, is deposited on the front surface by a sputtering process to form a capping layer of titanium or titanium nitride (not shown).
그리고 RTP(Rapid Thermal Process)공정으로 실리사이드 공정을 진행하고 캡핑 물질과 반응하지 않는 코발트를 제거한다.In addition, the silicide process is performed by RTP (Rapid Thermal Process) process to remove cobalt that does not react with the capping material.
이와 같은 공정으로 로직 소자가 구성되는 주변 회로 영역에는 살리사이드층(29)이 형성되고, DRAM과 같은 메모리 소자가 구성되는 셀 영역의 게이트 전극(22b) 상부면에는 폴리사이드층(30)이 형성된다.In this process, the salicide layer 29 is formed in the peripheral circuit region where the logic element is formed, and the polyside layer 30 is formed on the upper surface of the gate electrode 22b of the cell region where the memory element such as DRAM is formed. do.
상기 게이트 측벽(28) 형성후에 소오스/드레인을 형성하기 위한 고농도 불순물을 주입하거나, 실리사이드 공정후에 고농도 불순물을 주입하여 소오스/드레인을 형성한다.After the gate sidewall 28 is formed, a high concentration impurity is formed to form a source / drain, or a high concentration impurity is implanted after a silicide process to form a source / drain.
코발트 대신에 고융점 금속의 하나인 티타늄을 사용 가능함은 물론이다.It is of course possible to use titanium, which is one of the high melting point metals, instead of cobalt.
이와 같은 공정으로 동일 기판상에 서로 다른 특성이 요구되는 트랜지스터들이 존재하는 경우 폴리사이드층과 살리사이드층을 동시에 형성하여 고집적 소자를 고기능화 할 수 있다.In such a process, when there are transistors requiring different characteristics on the same substrate, a high integration device can be highly functionalized by simultaneously forming a polyside layer and a salicide layer.
이와 같은 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법은 살리사이드층과 폴리사이드층을 동시에 형성할 수 있어 고기능화 추세에 있는 집적 소자의 제조 공정에 적용할 경우 공정 시간의 단축 및 소자 동작 특성을 최적화하는 효과가 있다.The silicide layer formation method of the semiconductor device according to the present invention can form the salicide layer and the polyside layer at the same time to optimize the process time and device operation characteristics when applied to the manufacturing process of the integrated device in the high functional trend It is effective.
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| KR100437011B1 (en) * | 2002-08-27 | 2004-06-23 | 삼성전자주식회사 | Method of forming semiconductor device having metal silicide layer |
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1999
- 1999-05-27 KR KR1019990019272A patent/KR100301816B1/en not_active IP Right Cessation
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| KR100437011B1 (en) * | 2002-08-27 | 2004-06-23 | 삼성전자주식회사 | Method of forming semiconductor device having metal silicide layer |
| KR100773242B1 (en) * | 2006-12-26 | 2007-11-05 | 동부일렉트로닉스 주식회사 | Method of manufactruing semiconductor device |
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