KR20000071396A - Method for manufacturing a semiconductor device - Google Patents
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Abstract
실리콘산화막과 접촉하는 도프트실리콘막을 성장시킬 때, 먼저, 목적으로 하는 도펀트농도용보다 높은 가스유량을 사용하여 막을 성장시키고, 약간의 시간이 경과한 후에, 상기 유량이 목적으로 하는 도펀트농도용의 유량으로 점차 감소된 후, 필요한 두께로 막을 성장시킨다.When growing the doped silicon film in contact with the silicon oxide film, first, the film is grown using a gas flow rate higher than that of the target dopant concentration, and after some time has elapsed, the flow rate is used for the target dopant concentration. After gradually decreasing to the flow rate, the film is grown to the required thickness.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 실리콘산화막과 접하도록 형성된 도프트실리콘막을 갖는 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a doped silicon film formed in contact with a silicon oxide film and a method of manufacturing the same.
반도체장치 제조공정에 있어서, 도프트실리콘막이 형성되는 여러가지 공정단계들이 있다.In the semiconductor device manufacturing process, there are various process steps in which a doped silicon film is formed.
이는, 예컨대 DRAM에서, 게이트전극, 비트라인, 스택캐패시터등의 부분에서 널리 사용된다.This is widely used in parts such as gate electrodes, bit lines, stack capacitors, and the like, for example in DRAMs.
이 도프트실리콘막은 단층전극 또는 금속실리사이드막 조합한 적층전극으로서 사용된다.This doped silicon film is used as a stacked electrode in which a single layer electrode or a metal silicide film is combined.
종래에는, 이러한 도프트실리콘막은, 일반적으로, 저압CVD공정을 사용하여 불순물을 의도적으로 도핑시키지 않은 언드프트폴리실리콘막을 성장시킨 후, 옥시삼염화인등의 불순물중에서 열처리를 수행하여 소위 고상확산 또는 이온주입을 실시하여, 이온을 주입함으로써 제조된다.Conventionally, such a doped silicon film is generally grown by using a low pressure CVD process to grow an underdraft polysilicon film that is not intentionally doped with impurities, followed by heat treatment in impurities such as phosphorus oxytrichloride, so-called solid phase diffusion or ion. It is manufactured by implantation and implantation of ions.
한편, 언드프트폴리실리콘막을 형성하는 것 대신에, 배치형 저압CVD를 사용하여 초기부터 도펀트를 포함하는 실리콘막을 형성하는 것도 가능하며, 이 경우에, 600℃등의 온도에서의 폴리실리콘상은 막두께의 균일성과 불순물농도가 매우 불량하기 때문에, 일반적으로 사용되는 방법은 600℃이하의 온도를 사용하여 비정질실리콘막이 형성된다.On the other hand, instead of forming an undrafted polysilicon film, it is also possible to form a silicon film containing a dopant from the beginning using batch low pressure CVD, in which case the polysilicon phase at a temperature such as 600 ° C. has a film thickness. Because of its poor uniformity and impurity concentration, the commonly used method is to form an amorphous silicon film using a temperature of 600 캜 or lower.
비정질실리콘으로 막을 형성하는 경우, 막의 형성후에 800℃이상의 온도를 인가하여 결정화를 일으켜, 도전체를 형성한다.In the case of forming a film of amorphous silicon, after formation of the film, a temperature of 800 ° C or more is applied to cause crystallization, thereby forming a conductor.
언드프트실리콘막의 형성 후에 불순물을 주입하는 전자의 방법과 도프트실리콘막을 형성하는 방법을 비교하면, 언드프트실리콘막에 불순물을 주입하는 전자의 방법에서는, 불순물이 표면으로부터 주입되고, 반면, 도프트실리콘막의 경우에는, 도핑공정이 수행되면서 막이 형성된다.Comparing the former method of injecting an impurity after the formation of an und silicon film and the method of forming a dope silicon film, in the former method of injecting an impurity into an undoped silicon film, impurities are injected from the surface, while doping In the case of a silicon film, a film is formed while a doping process is performed.
최근, 반도체 제조공정이 점점 복잡해짐에 따라, 공정단계를 감소시키기 위해서, 시작부터 도프트실리콘막을 형성하는 방법이 주로 사용되는 방법이 되었다.In recent years, as the semiconductor manufacturing process becomes more and more complicated, in order to reduce the process step, the method of forming the doped silicon film from the beginning has become a mainly used method.
최근, 각종 전자소자의 집적정도가 증가함에 따라, 예컨대, 고집적도를 갖는 DRAM의 제조에 있어서, 이러한 종류의 디바이스에 요구되는 용량전극에서의 축적전하용량을 확보하기 위해서 제안된 하나의 방법은, Applied Physics Letters, Vo1. 61(1992) 159-161에 나타내진 바와 같이, 스택캐패시커전극상에 미세한 표면요철을 갖는 HSG(Hemispherical Grained)폴리실리콘막을 형성하는 것이다.In recent years, as the degree of integration of various electronic devices increases, for example, in the manufacture of DRAMs having a high degree of integration, one method proposed to secure the accumulated charge capacity in the capacitor electrode required for this kind of device is, Applied Physics Letters, Vo1. 61 (1992) 159-161, it is to form a HSG (Hemispherical Grained) polysilicon film having fine surface irregularities on the stack capacitor electrode.
용량전극상에 이러한 종류의 HSG폴리실리콘막을 형성하는 경우에, 이미 패터닝되어 용량전극을 형성한 인도핑 비정질실리콘막상의 자연산화막을 희석플루오르화수소산을 사용하여 제거한 후, 물로 수세한다.In the case of forming this kind of HSG polysilicon film on the capacitor electrode, the native oxide film on the guided amorphous silicon film which has already been patterned to form the capacitor electrode is removed using dilute hydrofluoric acid, and then washed with water.
다음에, 자연산화막의 재형성을 방지하기 위해서, 400℃이하의 저온으로 열처리를 수행하고, 고진공이 유지된 오븐에서 570∼580℃의 온도로 다시 열처리한다.Next, in order to prevent the re-formation of the natural oxide film, heat treatment is performed at a low temperature of 400 ° C. or lower, and heat-treated again at a temperature of 570 to 580 ° C. in an oven where high vacuum is maintained.
다음에, 이 온도에서 10∼20sccm의 유량으로 SiH4가스 또는 Si2H6가스를 오븐내에 주입하여, 인도핑 비정질실리콘막상에 HSG씨드를 형성한 후, 가스주입을 정지하여, 수분간 열처리(포스트어닐링)를 수행한다.Next, SiH 4 gas or Si 2 H 6 gas is injected into the oven at this temperature at a flow rate of 10 to 20 sccm, HSG seeds are formed on the guided amorphous silicon film, and then gas injection is stopped to perform heat treatment for several minutes. Post annealing).
이 공정을 수행함으로써, 인도핑 비정질실리콘막의 표면상에 HSG폴리실리콘막이 형성된다.By carrying out this process, an HSG polysilicon film is formed on the surface of the guided amorphous silicon film.
이하, 도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하여, 종래기술에 따른 인도핑 실리콘막을 사용하는 DRAM제조공정을 설명한다.Hereinafter, a DRAM manufacturing process using a guided silicon film according to the prior art will be described with reference to FIGS. 4A to 4C and 5A to 5C.
p형 실리콘기판(301)의 소자분리영역상에 필드산화막(302)이 형성된다.The field oxide film 302 is formed on the device isolation region of the p-type silicon substrate 301.
게이트산화막과 게이트산화막상에 워드라인으로서 제공되는 게이트전극(303)을 형성한 후, 이온주입등을 수행하여, 용량용 확산층(304)과 비트라인용 확산층(305)을 형성한다.After forming the gate electrode 303 provided as a word line on the gate oxide film and the gate oxide film, ion implantation or the like is performed to form the diffusion layer 304 for capacitors and the diffusion layer 305 for bit lines.
다음에, CVD(화학적기상증착)를 사용하여 실리콘산화절연막(306)을 증착한 후, 비트라인이 형성된다.Next, after depositing the silicon oxide insulating film 306 using CVD (chemical vapor deposition), a bit line is formed.
또한, 실리콘산화절연막(308)을 증착한 후, 포토레지스트(미도시)를 마스크로 사용하여, n형 확산영역(304)의 표면을 노출시키는 콘택홀(309)을 형성한다.(도 4a 참조)Further, after the silicon oxide insulating film 308 is deposited, a contact hole 309 is formed to expose the surface of the n-type diffusion region 304 by using a photoresist (not shown) as a mask (see FIG. 4A). )
다음에, 가스로서, 예컨대, PH3, SiH4, 또는 N2를 사용하는 LPCVD를 이용하여, 인도핑 비정질실리콘막(310)을 600∼700㎚의 두께로 증착한다.(도 4b 참조)Next, using LPCVD using, for example, PH 3 , SiH 4 , or N 2 as a gas, the guided amorphous silicon film 310 is deposited to a thickness of 600 to 700 nm (see FIG. 4B).
목적으로 하는 인농도가 1E20atoms/㎤인 경우에, 이 막성장은, SiH4가스의 유량은 1600sccm, PH3가스의 유량은 30∼35sccm, 압력은 0.7∼0.8Torr이고, 가스유량은 선장공정시간내에서 거의 일정하게 유지되는 조건에서 수행된다.When the target phosphorus concentration is 1E20 atoms / cm 3, the film growth is characterized by the flow rate of SiH 4 gas at 1600 sccm, the flow rate of PH 3 gas at 30-35 sccm, the pressure at 0.7-0.8 Torr, and the gas flow rate at the captain process time. It is performed under conditions that remain almost constant within.
성장중의 가스시퀀스에 관해서는, 특개평9-69521호 공보에 나타내진 바와 같이, SiH4가스를 먼저 주입하고 나서 PH3가스를 주입하는 것이 가능하고, 또한, 이 가스들을 동시에 주입하는 것도 가능하다.As for the gas sequence under growth, as shown in Japanese Patent Laid-Open No. 9-69521, it is possible to inject SiH 4 gas first and then to inject PH 3 gas, and also to inject these gases simultaneously. Do.
어느 경우에서도, 막내의 농도를 변화시킬 필요가 없다면, PH3가스의 유량은 성장중에서 거의 일정하게 유지된다.In either case, if there is no need to change the concentration in the film, the flow rate of the PH 3 gas remains almost constant during growth.
다음에, 포토레지스트막이 인가되고, 노광 및 현상되어, 패터닝된다.(도 4c 참조)Next, a photoresist film is applied, exposed and developed, and patterned (see Fig. 4C).
다음에, 포토레지스트막(311)을 마스크로 사용하여, 인도핑실리콘막(310)상에 드라이에칭을 수행하여 스택캐패시터전극(312)을 형성한다.(도 5a 참조)Next, using the photoresist film 311 as a mask, dry etching is performed on the indoping silicon film 310 to form a stack capacitor electrode 312 (see Fig. 5A).
최종적으로, 희석플루오르화수소산을 사용하여 상기 막의 표면상의 자연산화막을 제거하고 HSG처리를 수행하여, 인도핑실리콘막의 표면에 요철을 형성하여, 하부캐패시터전극을 완성한다.(도 5b 참조)Finally, the native oxide film on the surface of the film is removed using dilute hydrofluoric acid and subjected to HSG treatment to form irregularities on the surface of the indoping silicon film, thereby completing the lower capacitor electrode (see FIG. 5B).
그러나, 상술한 막성장방법에서, 막성장의 초기단계에서는 인이 주입되지 않기 때문에, 하부실리콘산화막과의 경계에서 인농도가 낮은 현상이 발생한다.However, in the film growth method described above, since phosphorus is not injected at the initial stage of film growth, a phenomenon in which phosphorus concentration is low at the boundary with the lower silicon oxide film occurs.
HSG처리단계이외에서는, 막성장 후에 열처리가 수행되기 때문에, 계면에서의 저농도는 상부로부터의 확산에 의해 평균화되어, 문제가 되지 않는다.In addition to the HSG treatment step, since the heat treatment is performed after the film growth, the low concentration at the interface is averaged by diffusion from the top, which is not a problem.
그러나, HSG전극이 형성될 때, 비정질상태네서 처리가 수행되기 때문에, 아래와 같은 문제점이 발생한다.However, when the HSG electrode is formed, because the processing is performed in an amorphous state, the following problem occurs.
특히, HSG는 실리콘원자의 마이그레이션이기 때문에, 이 마이그레이션을 저해하는 인의 농도가 낮을 수록, 마이그레이션의 속도는 증가한다.In particular, since HSG is a migration of silicon atoms, the lower the concentration of phosphorus that inhibits this migration, the faster the migration rate.
따라서, 계면부근의 인도핑실리콘막은 고속 마이그레이션을 나타낸다.Therefore, the indoping silicon film near the interface shows a high speed migration.
즉, 전처리공정에서의 부착물이 전극간의 하부실리콘산화막의 씨딩을 방해하는 경우에, 도 5c에 도시된 바와 같이, 계면영역에서의 실리콘원자의 마이그레이션속도가 높기 때문에, 전극들이 결합되어, 쇼트를 일으킬 수 있다.That is, in the case where deposits in the pretreatment step prevent the seeding of the lower silicon oxide film between the electrodes, as shown in FIG. 5C, since the migration rate of silicon atoms in the interface region is high, the electrodes are coupled and cause a short. Can be.
따라서, 본 발명의 목적은, 상술한 종래기술의 문제점을 해결하기 위한 것으로, 하부실리콘산화막과 도프트실리콘막간의 상(phase) 또는 계면에서 실리콘원자의 마이그레이션을 감소시키는 반도체장치 및 반도체장치 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to solve the above-mentioned problems of the prior art, and to reduce the migration of silicon atoms in the phase or interface between the lower silicon oxide film and the doped silicon film. To provide.
도 1a 내지 도 1c는 본 발명에 따른 반도체장치 제조방법의 공정단면도이다.1A to 1C are cross-sectional views of a method of manufacturing a semiconductor device according to the present invention.
도 2a 및 도 2b는 본 발명에 따른 반도체장치 제조방법의 공정단면도이다.2A and 2B are cross-sectional views of a method of manufacturing a semiconductor device according to the present invention.
도 3은 본 발명에 따른 막성장가스 시퀀스를 나타내는 도면이다.3 is a view showing a film growth gas sequence according to the present invention.
도 4a 내지 도 4c는 종래기술에 따른 반도체장치 제조방법의 공정단면도이다.4A to 4C are cross-sectional views of a method of manufacturing a semiconductor device according to the prior art.
도 5a 내지 도 5c는 종래기술에 따른 반도체장치 제조방법의 공정단면도이다.5A to 5C are cross-sectional views of a method of manufacturing a semiconductor device according to the prior art.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
101 : p형실리콘기판 102 : 필드산화막101: p-type silicon substrate 102: field oxide film
103 : 게이트전극 104 : 캐패시터확산층103: gate electrode 104: capacitor diffusion layer
105 : 비트라인확산층 106,108 : 층간절연막105: bit line diffusion layer 106,108: interlayer insulating film
107 : 비트라인 109 : 콘택홀107: bit line 109: contact hole
110 : 인도핑실리콘막 111 : 포토레지스트막110: indoping silicon film 111: photoresist film
112 : 스택캐패시터전극 113 : HSG112: stacked capacitor electrode 113: HSG
120 : 게이트산화막120: gate oxide film
상술한 목적을 달성하기 위해서, 본 발명은 기본적으로 다음의 기술적개념들을 갖는다. 본 발명의 제 1 면은 실리콘산화막과 접하도록 형성되는 도프트실리콘막을 갖는 반도체장치 제조방법으로서, 이 방법은, 상기 실리콘산화막의 인터페이스에 상기 도프트실리콘막을 형성할 때 인가되는 목적으로 하는 막성장조건의 도펀트농도보다 높은 도펀트농도를 갖는 도펀트가스유량으로 상기 도프트실리콘막을 성장시키는 단계와, 상기 목적으로 하는 도펀드농도를 위한 조건을 실현시키는 유량까지 도펀트가스의 유량을 점차로 감소시키면서 막을 성장시키는 단계와, 그리고 상기 목적으로 하는 도펀트농도의 막형성조건으로 막을 성장시키는 단계를 구비하는 방법이며, 본 발명의 제 2 면은, 기판상에, 적어도, 용량용 확산층과, 그의 주요상면과 상기 용량용 확산층의 표면을 연결하는 비아홀을 가지며 실리콘산화막으로 이루어진 층간절연막과, 그리고 상기 층간절연막의 주요상면과 상기 비아홀내에 형성되고 도프트실리콘막으로 이루어진 스택캐패시터전극을 구비하고, 상기 산화실리콘층간절연막의 주요상면과 상기 실리콘도프트스택캐패시터전극의 저면사이에 형성된 상부는 적어도 2개의 실리콘박막을 구비하며, 각 박막들은 각각 서로 다른 도핑조건을 갖는 반도체장치이다.In order to achieve the above object, the present invention basically has the following technical concepts. A first aspect of the invention is a method of manufacturing a semiconductor device having a doped silicon film formed in contact with a silicon oxide film, the method comprising: a film growth for the purpose of being applied when the doped silicon film is formed at an interface of the silicon oxide film Growing the dopant film with a dopant gas flow rate having a dopant concentration higher than the conditional dopant concentration, and growing the film while gradually reducing the flow rate of the dopant gas to a flow rate that realizes the conditions for the desired dopant concentration. And growing the film under a film forming condition of a dopant concentration of interest. The second aspect of the present invention provides a substrate on which at least a diffusion layer for capacitance, a main upper surface thereof, and the capacitance Interlayer insulating film made of silicon oxide film with via holes connecting the surface of the diffusion layer And a stack capacitor electrode formed in the via hole and the via hole and formed of a doped silicon film, the upper part formed between the main top surface of the silicon oxide interlayer insulating film and the bottom surface of the silicon doped stack capacitor electrode. Is a semiconductor device having at least two silicon thin films, each thin film having a different doping condition.
이하, 첨부도면을 참조하여 본 발명에 따른 반도체장치 제조방법의 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of a semiconductor device manufacturing method according to the present invention.
상술한 바와 같이, 본 발명의 바람직한 실시예중의 하나는 실리콘산화막과 접하도록 형성된 도프트실리콘막을 갖는 반도체장치 제조방법으로서, 이 방법은, 실리콘산화막의 인터페이스에 도프트실리콘막을 형성할 때 인가되는 목적으로 하는 막형성조건의 도펀트농도보다 높은 도펀트농도를 갖는 도펀트가스유량으로 도프트실리콘막을 성장시키는 단계와, 목적으로 하는 도펀드농도의 조건을 실현시키는 유량까지 도펀트가스의 유량을 점차로 감소시키면서 막을 성장시키는 단계와, 목적으로 하는 도펀트농도의 막형성조건에서 막을 성장시키는 단계를 구비한다.As described above, one of the preferred embodiments of the present invention is a method of manufacturing a semiconductor device having a doped silicon film formed in contact with a silicon oxide film, the method being applied when forming a doped silicon film at an interface of a silicon oxide film. Growing the dopant film with a dopant gas flow rate having a dopant concentration higher than the dopant concentration under the film forming condition, and gradually growing the film while gradually reducing the flow rate of the dopant gas to a flow rate that realizes the desired dopant concentration conditions. And growing the film under film forming conditions of the desired dopant concentration.
상술한 바와 같이, 본 발명은, PH3의 유량을 초기부터 목적으로 하는 막형성조건에서 행해지는 것보다 높은 값으로 하여 인농도를 상승시킨다.As described above, the present invention increases the phosphorus concentration by setting the flow rate of PH 3 to a higher value than that performed under the target film forming conditions from the beginning.
또한, 상술한 문제점은 계면에서만 발생하기 때문에, 소정의 시간이 경과한 후에, PH3의 유량을 정상적인 설정유량까지 감소시켜, 막의 깊이방향으로의 인농도의 균일성을 향상시킨다.In addition, since the above-described problem occurs only at the interface, after a predetermined time elapses, the flow rate of PH 3 is reduced to a normal set flow rate, thereby improving the uniformity of the phosphorus concentration in the depth direction of the membrane.
본 발명에 따른 반도체장치 제조방법의 바람직한 실시예에 있어서, 도 1a 내지 도 1c 및 도 2a 및 도 2b의 관련 공정단면도를 참조하여, 인도핑실리콘막을 사용하는 DRAM을 제조하는 경우를 설명한다.In a preferred embodiment of the semiconductor device manufacturing method according to the present invention, a case of manufacturing a DRAM using an indoping silicon film will be described with reference to the relevant process cross-sectional views of FIGS. 1A to 1C and FIGS. 2A and 2B.
p형실리콘기판(101)의 소자분리영역에 필드산화막(102)을 형성하고, 필드산화막으로 덮여지지 않은 실리콘기판의 일부분상에 게이트산화막(120)을 형성한다.The field oxide film 102 is formed in the device isolation region of the p-type silicon substrate 101, and the gate oxide film 120 is formed on a portion of the silicon substrate not covered with the field oxide film.
게이트산화막(120)과 필드산화막(102)상에 워드라인으로서도 제공되는 게이트전극(103)을 형성한 후, 이온주입등을 실시하여, 캐패시터확산층(104)과 비트라인확산층(105)을 형성한다.After the gate electrode 103, which is also provided as a word line, is formed on the gate oxide film 120 and the field oxide film 102, ion implantation or the like is performed to form the capacitor diffusion layer 104 and the bit line diffusion layer 105. .
다음에, CVD를 사용하여 실리콘산화절연막(106)을 형성한 후, 비트라인(107)을 형성한다.Next, after forming the silicon oxide insulating film 106 by CVD, the bit line 107 is formed.
또한, 실리콘산화절연막(108)을 증착한 후에, 포토레지스트막(미도시)을 마스크로 사용하여, n형확산층(104)의 표면을 노출시키는 콘택홀(109)을 형성한다.(도 1a 참조)In addition, after the silicon oxide insulating film 108 is deposited, a contact hole 109 is formed to expose the surface of the n-type diffusion layer 104 by using a photoresist film (not shown) as a mask (see FIG. 1A). )
다음에, 재료로서, 예컨대, PH3, SiH4, 그리고 N2가스를 사용하는 LPCVD(저압CVD)를 사용하여 인도핑 비정질실리콘막을 형성한다.(도 1b 참조)Next, LPCVD (low pressure CVD) using, for example, PH 3 , SiH 4 , and N 2 gas as a material is used to form a guided amorphous silicon film (see FIG. 1B).
이 단계에서, 먼저, PH3의 유량은 목적으로 하는 인농도를 달성하는 데 요구되는 유량의 두 배인 60∼70sccm이고, 소정의 시간, 예컨대 10초가 경과한 후에, 1600sccm의 유량으로 SiH4가스를 주입하기 시작한다.In this step, first, the flow rate of PH 3 is 60 to 70 sccm, which is twice the flow rate required to achieve the desired phosphorus concentration, and after a predetermined time, such as 10 seconds, the SiH 4 gas is flowed at a flow rate of 1600 sccm. Begin to inject.
이 공정을 30초동안 지속한다.This process lasts for 30 seconds.
이 공정이 수행되는 동안에, 인도핑 비정질실리콘막(110a)이 형성된다.During this process, the guiding amorphous silicon film 110a is formed.
대략 30초가 더 경과한 후에, 대략 10초동안 PH3가스의 유량을 점차로 30∼35sccm까지 감소시키고(이 기간동안에 성장된 인도핑실리콘막을 인도핑실리콘막(110b)라고 한다), PH3가스의 유량이 안정화된 후에, 추가로 인도핑실리콘막(110c)이 600∼700㎚두께로 성장된다. 이 막성장을 위한 가스시퀀스는 도 3에 도시된 바와 같다.Approximately 30 seconds after a lapse of more, and gradually decreased to 30~35sccm the flow rate of PH 3 gas for approximately 10 seconds (referred to as a ping India silicon film India ping silicon film (110b) during the growth period), a PH 3 gas After the flow rate is stabilized, the indoping silicon film 110c is further grown to a thickness of 600 to 700 nm. The gas sequence for film growth is as shown in FIG.
이 공정에서, 인도핑비정질실리콘막(110a)의 두께는 5㎚미만인 것이 바람직하고, 인도핑비정질실리콘막(110b)의 두께는 5㎚미만인 것이 바람직하다.In this step, the thickness of the guiding amorphous silicon film 110a is preferably less than 5 nm, and the thickness of the guiding amorphous silicon film 110b is preferably less than 5 nm.
다음에, 포토레지스트막이 도포되고, 노광 및 현상되어 패터닝된다.(도 1c 참조)Next, a photoresist film is applied, exposed and developed and patterned (see Fig. 1C).
다음에, 포토레지스트막(111)을 마스크로 사용하여, 인도핑실리콘막을 드라이에칭하여 스택캐패시터전극(112)을 형성한다.(도 2a 참조)Next, using the photoresist film 111 as a mask, the guide silicon film is dry-etched to form a stack capacitor electrode 112 (see Fig. 2A).
마지막으로, 희석플루오르화수소산을 사용하여 막표면의 자연산화막을 제거하고, HSG처리를 수행하여, 인도핑실리콘막의 표면에 요철(HSG:113)을 형성함으로써, 하부용량전극을 완성한다.(도 2b 참조)Finally, the native oxide film on the surface of the film is removed using dilute hydrofluoric acid, and HSG treatment is performed to form unevenness (HSG) 113 on the surface of the indoping silicon film, thereby completing the lower capacitance electrode. See 2b)
본 발명은, 게이트전극, 비트배선, DRAM의 상부전극등의 실리콘산화막에 접하여 형성되는 도프트실리콘막이 사용되는 막형성공정에 필요한 변경을 가하여 사용될 수 있다.The present invention can be used by applying necessary modifications to a film forming process in which a doped silicon film formed in contact with a silicon oxide film such as a gate electrode, a bit wiring, or an upper electrode of a DRAM is used.
또한, 상술한 실시예는 도펀트가스로서 인가스(PH3)등의 인함유가스에 관해서만 설명하였지만, 본 발명은 이에 한정되지 않고, 예컨대, 비소나 붕소를 포함하는 가스를 사용하는 것도 가능하다.In addition, although the above-described embodiment has been described only with respect to phosphorus-containing gas such as INSUS (PH 3 ) as the dopant gas, the present invention is not limited thereto, and it is also possible to use a gas containing, for example, arsenic or boron. .
상술한 바와 같이, 본 발명에 따른 반도체장치 제조방법에 있어서, 도프트실리콘막은 저압CVD공정에 의해서 성장되는 것이 바람직하다.As described above, in the semiconductor device manufacturing method according to the present invention, the doped silicon film is preferably grown by a low pressure CVD process.
또한, 본 발명에 있어서, 막형성가스로서 사용되는 가스는 실란가스가 바람직하고, 도펀트가스로서 사용되는 가스는 인, 붕소, 또는 비소중의 하나를 포함하는 가스인 것이 바람직하다.In the present invention, the gas used as the film forming gas is preferably a silane gas, and the gas used as the dopant gas is preferably a gas containing one of phosphorus, boron, or arsenic.
한편, 본 발명에 따른 반도체장치 제조방법에 있어서, 목적으로 하는 도펀트농도를 위한 조건의 막형성단계에서 사용되는 것보다 높은 도펀트가스유량으로 막을 형성하는 단계에서, 도펀트가스는 막성장가스가 주입되기 전에 막성장대기중으로 주입된다.On the other hand, in the semiconductor device manufacturing method according to the present invention, in the step of forming a film with a higher dopant gas flow rate than that used in the film forming step of the conditions for the desired dopant concentration, the dopant gas is a film growth gas is injected It is injected into the membrane growth atmosphere before.
또한, 본 발명에 따른 반도체장치 제조방법에 있어서, 목적으로 하는 도펀트농도를 위한 조건의 막형성단계에서 사용되는 것보다 높은 도펀트가스유량으로 막을 형성하는 단계에서, 도펀트가스의 유량은 목적으로 하는 도펀트농도를 위한 막형성조건에서 사용되는 유량의 적어도 2배이다.Further, in the method of manufacturing a semiconductor device according to the present invention, in the step of forming the film with a higher dopant gas flow rate than that used in the film forming step of the conditions for the desired dopant concentration, the flow rate of the dopant gas is the target dopant. At least twice the flow rate used in the film forming conditions for the concentration.
또한, 본 발명에 따른 반도체장치 제조방법에 있어서, 목적으로 하는 도펀트농도를 위한 조건의 막형성단계에서 사용되는 것보다 높은 도펀트가스유량으로 막을 형성하는 단계에서 형성된 도프트실리콘막의 두께는 5㎚이하이다.Further, in the semiconductor device manufacturing method according to the present invention, the thickness of the doped silicon film formed in the step of forming the film with a higher dopant gas flow rate than that used in the film forming step of the conditions for the desired dopant concentration is 5 nm or less. to be.
상술한 바와 같이, 본 발명의 방법에 의해 생산된 반도체장치는, 기판상에, 적어도, 용량용 확산층과, 그의 주요상면과 용량용 확산층의 표면을 연결하는 비아홀을 가지며 실리콘산화막으로 이루어진 층간절연막과, 그리고 층간절연막의 주요상면과 비아홀내에 형성되고 도프트실리콘막으로 이루어진 스택캐패시터전극을 구비하고, 산화실리콘층간절연막의 주요상면과 실리콘도프트스택캐패시터전극의 저면사이에 형성된 상부는 적어도 2개의 실리콘박막을 구비하며, 각 박막들은 각각 서로 다른 도핑조건을 갖는 것을 특징으로 한다.As described above, the semiconductor device produced by the method of the present invention comprises, on a substrate, an interlayer insulating film made of a silicon oxide film having at least a capacitor diffusion layer, a via hole connecting the main upper surface thereof and the surface of the capacitor diffusion layer; And a stack capacitor electrode formed in the main upper surface of the interlayer insulating film and the via hole and formed of a doped silicon film, wherein an upper portion formed between the main upper surface of the silicon oxide interlayer insulating film and the bottom surface of the silicon dopant stack capacitor electrode is formed of at least two pieces of silicon. A thin film is provided, and each thin film is characterized by having different doping conditions.
본 발명에 따른 반도체장치는, 60∼70sccm의 도펀트가스유량으로 형성되며 층간절연막의 주요상면에 직접적으로 접하는 제 1 도프트실리콘박막과, 60∼70sccm에서 30∼35sccm으로 점차 감소된 도펀트가스유량으로 형성되며 스택캐패시터전극의 저면에 직접적으로 접하는 제 2 도프트실리콘박막을 구비하는 것을 특징으로 한다.The semiconductor device according to the present invention comprises a first doped silicon thin film formed with a dopant gas flow rate of 60 to 70 sccm and directly contacting the main upper surface of the interlayer insulating film, and a dopant gas flow rate gradually reduced from 60 to 70 sccm to 30 to 35 sccm. And a second doped silicon thin film formed directly and in direct contact with the bottom surface of the stack capacitor electrode.
본 발명에 따르면, 하부실리콘산화막과 인도핑실리콘막간의 계면에서의 저농도영역이 없기 때문에, HSG전극형성시의 실리콘마이그레이션에의한 쇼트발생을 대폭적으로 억제한다.According to the present invention, since there is no low concentration region at the interface between the lower silicon oxide film and the indoping silicon film, short generation caused by silicon migration during HSG electrode formation is greatly suppressed.
또한, 다른 공정에서, 예컨대, 확산층과 다소 접촉하더라도, 확산층으로부터 플러그로 인이 확산되는 것을 억제할 수 있다.Further, in other processes, for example, even if somewhat in contact with the diffusion layer, it is possible to suppress diffusion of phosphorus from the diffusion layer into the plug.
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