KR20000067931A - 코히런트 샘플링 디지타이저 시스템 - Google Patents

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Abstract

본 발명은 주파수 Ft를 갖는 입력신호(12)를 코히런트(coherent)하게 샘플링 (sampling)하고, N개의 연속하는 샘플들의 크기를 나타내는 출력 데이터 시퀀스를 생성하는 디지타이징 시스템(digitizing system)에 관한 것이다. 본 발명의 디지타이징 시스템은 클록 신호 주파수(FMCLK)를 정수 K로 주파수 분할함으로써(16) 타이밍 신호를 생성하여 디지타이저(digitizer)(14)에 공급한다. 디지타이저(14)는 한 주기의 입력신호를 나타내는 N항(項)의 연속하는 데이터 시퀀스를 생성하기 위해 입력신호의 M주기동안 입력신호를 N번 코히런트하게 샘플링한다. 타이밍 신호 주파수는 디지타이저의 샘플링 속도를 결정한다. 디지타이징 시스템은 적절한 K값을 찾는 알고리즘을 실행하도록 프로그램된 컴퓨터(22)를 포함하여, K, N, M값의 허용가능범위가 제한되어 있음에도 불구하고 실질적으로 입력신호의 코히런트 샘플링을 달성한다. 알고리즘은 K(K=Qi*J), M(M=P*J), N(N=Qi)의 후보 값들을 유도할 수 있는 P/Q형식의 항을 찾기 위해 훼어리 급수(Farey series)를 탐색하는데, 여기서 P와 Q는 서로 소이고, J는 0보다 큰 정수, Qi는 Q의 정수 인수이다. 알고리즘은 K, M, N의 후보 값이 허용가능범위 안에 들어가는 Ft/FMCLK 비율에 가장 가까운 특정 훼어리 급수 항을 찾는다. 그후 디지타이징 시스템은 주 클록 신호(master clock signal)를 후보값 K로 주파수 분할한다.

Description

코히런트 샘플링 디지타이저 시스템 {COHERENT SAMPLING DIGITIZER SYSTEM}
디지타이저는 아날로그 신호의 크기를 주기적으로 샘플링하고 각 샘플의 크기를 나타내는 디지털 데이터를 생성함으로써 아날로그 신호를 디지타이징한다. 따라서 디지타이저는 시간에 따라 변하는 아날로그 신호의 동작을 나타내는 데이터 시퀀스를 산출한다. 디지털 신호처리(DSP) 소프트웨어는 이러한 데이터 시퀀스를 분석하여 아날로그 신호에 대한 정보를 제공할 수 있다. 예를 들어, 디지털 스펙트럼 분석기(digital spectrum analyzer)는 데이터 시퀀스를 불연속적인 푸리에 변환(Fourier transform) 해석하여, 아날로그 입력신호의 주파수 스펙트럼을 나타내는 또 다른 데이터 시퀀스를 생성한다.
아날로그 신호가 주기적일 때, 데이터 시퀀스는 아날로그 신호의 한 주기만을 나타내면 되는데, 그이유는 나머지 주기를 나타내는 데이터는 중복되기 때문이다. 그러나 정확한 결과를 얻기 위해서는 DSP 해석법에 따르면 데이터 시퀀스는 입력신호 샘플중 최소 개수인 Nmin개를 나타내야 한다. 그렇지 않으면 데이터 시퀀스는 아날로그 신호의 고주파 성분의 거동(behavior)을 적절히 반영하지 못한다. 유감스럽게도 디지타이저가 아날로그 신호의 한 주기 동안 Nmin개의 샘플을 추출할 수 있을 만큼 언제나 충분히 빠르게 동작하는 것은 아니다. 이 문제를 극복하기 위해 디지타이저는 "등 시간 샘플링"(equivalent time sampling)을 채용할 수 있는데, 여기서 "등 시간 샘플링"이란 입력신호의 몇개 주기 동안은 느린 속도로 입력신호를 샘플링하는 것을 말한다. 입력신호가 주기적이므로 샘플들의 시간을 조절하여 최종 데이터 시퀀스는 입력신호의 한 주기를 더 높은 속도로 샘플링하여 생성된 데이터 시퀀스와 동등한 시퀀스가 될 수 있다. 예를 들어, 디지타이저가 주파수 Ft인 입력신호의 1.1배 주파수를 가진 샘플링 주파수 Fs로 입력신호를 연속해서 10 사이클을 샘플링하는경우 최종 데이터 시퀀스는 입력신호 주기의 10배속도로 입력신호 한 사이클을 샘플링하여 얻은 데이터 시퀀스와 동일할 것이다.
주어진 입력신호 주파수가 Ft이고 원하는 샘플 개수가 N인 경우 샘플이 등 시간 샘플링을 제공하도록 취해지는(or 선택되는) 샘플링 주파수 Fs와 아날로그 사이클 개수 M을 조정할 수 있도록 하는 것이 바람직한데, 여기서 샘플은 아날로그 신호의 한 주기 동안 N개의 균등 분할된 시점에서 취해진(선택된) 것으로 나타난다. 1987년 미국 전기전자학회(IEEE) 컴퓨터 협회 출판부에서 출판한 매튜 마호니(Matthew Mahoney)의 "DSP-Based Testing of Analog and Mixed-Signal Circuits"이라는 저서의 17-21면에서 저자는 적당한 등 시간 샘플링은 "코히런트 샘플링"을 위한 다음 조건식 (1) 및 (2)를 만족할 때 얻을 수 있다고 교시하고 있다.
Ft/Fs = M/N(1)
및
GCD(M,N) = 1(2)
식(2)에서 M과 N의 최대공약수(GCD)는 1임을 알 수 있다. 다시 말해서 M과 N은 서로 소이다. 식(1)과 (2)를 만족하면 소위 "코히런트 샘플링"을 얻게 되는데, 여기서 주파수 Ft에서 M개의 테스트 신호 주기에 걸쳐서 취해진(선택된) 주파수가 Ft인 신호의 연속적인 N개 샘플이 아날로그 신호 한 주기동안 균등하게 분할된 N개의 연속적인 샘플과 동일하게 보인다.
그러나, 실제로는 주어진 Ft값에 대해 식(1)과 (2)를 만족하는 Fs, M, N의 값을 얻는 것은 흔히 어렵거나 불가능하다. 디지타이징 시스템은 통상 샘플링 속도를 조정하기 위한 타이밍 신호를 생성하기 위해 주 클록 신호를 주파수 분할한다. 따라서 샘플링 주파수 Fs는 샘플링 주파수 전범위에 걸쳐 연속적으로 변할 수 없으며, 단지 불연속적인 제한된 값만을 가질 수 있다. 식(1)을 만족하기 위해 Ft와 Fs는 반드시 M 및 N과 동일한 비율을 가져야 한다. Fs는 제한된 개수의 불연속적인 값만을 가질 수 있으므로 단지 편리한 M, N값을 선택하여 식(1)을 만족하도록 Fs를 맞추는 것은 거의 불가능하다. 식 (1)을 만족하기 어렵게 만드는 M, N값에 대한 또 다른 제한 사항이 존재한다. 샘플링된 입력 신호 사이클 개수 M이 너무 크면, 데이터 획득 과정이 너무 길어진다. M이 너무 작으면 디지타이저에 필요한 샘플링 주파수가 너무 높아질 수 있다. 취해진(선택된) 샘플 개수 N이 너무 작으면 DSP 해석의 정밀도가 떨어질 수 있다. N이 너무 크면 DSP 계산에 너무 많은 시간이 소요될 수 있다.
Ft/Fs 비율이 (정확히 같지는 않더라도) M/N의 비율에 매우 가까운 Fs, M, N값을 선택하면, 최종 데이터 시퀀스의 DSP 해석에서 발생하는 모든 에러는 무시할 수 있을 정도가 된다. 그러나 식 (1)의 관계를 디지타이저 출력의 DSP 해석시 상당히 큰 에러를 피하는데 필요한 정밀도 수준으로 근사 시켜 주어진 값 Ft에 대한 M, N, Fs값을 찾을 수 있는지의 여부는 확실하지 않았다.
따라서, 주파수를 알고 있는 입력신호에 대해 코히런트 샘플링을 제공하도록 자동으로 신속하게 샘플링 속도를 만들어 낼 수 있는 샘플링 시스템이 요구된다.
본 발명은 일반적으로 주기적으로 아날로그 신호를 샘플링하고 각 샘플을 디지타이징하는 디지타이저 시스템에 관한 것으로, 구체적으로는 코히런트 샘플링을 제공하기 위해 샘플링 주기를 자동으로 조정할 수 있는 디지타이징 시스템에 관한 것이다.
본 발명은 일반적으로 주기적으로 아날로그 신호를 샘플링하고 각 샘플을 디지타이징하는 디지타이저 시스템에 관한 것으로, 구체적으로는 코히런트 샘플링을 제공하기 위해 샘플링 주기를 자동으로 조정할 수 있는 디지타이징 시스템에 관한 것이다.
디지타이저는 아날로그 신호의 크기를 주기적으로 샘플링하고 각 샘플의 크기를 나타내는 디지털 데이터를 생성함으로써 아날로그 신호를 디지타이징한다. 따라서 디지타이저는 시간에 따라 변하는 아날로그 신호의 동작을 나타내는 데이터 시퀀스를 산출한다. 디지털 신호처리(DSP) 소프트웨어는 이러한 데이터 시퀀스를 분석하여 아날로그 신호에 대한 정보를 제공할 수 있다. 예를 들어, 디지털 스펙트럼 분석기(digital spectrum analyzer)는 데이터 시퀀스를 불연속적인 푸리에 변환(Fourier transform) 해석하여, 아날로그 입력신호의 주파수 스펙트럼을 나타내는 또 다른 데이터 시퀀스를 생성한다.
아날로그 신호가 주기적일 때, 데이터 시퀀스는 아날로그 신호의 한 주기만을 나타내면 되는데, 그이유는 나머지 주기를 나타내는 데이터는 중복되기 때문이다. 그러나 정확한 결과를 얻기 위해서는 DSP 해석법에 따르면 데이터 시퀀스는 입력신호 샘플중 최소 개수인 Nmin개를 나타내야 한다. 그렇지 않으면 데이터 시퀀스는 아날로그 신호의 고주파 성분의 거동(behavior)을 적절히 반영하지 못한다. 유감스럽게도 디지타이저가 아날로그 신호의 한 주기 동안 Nmin개의 샘플을 추출할 수 있을 만큼 언제나 충분히 빠르게 동작하는 것은 아니다. 이 문제를 극복하기 위해 디지타이저는 "등 시간 샘플링"(equivalent time sampling)을 채용할 수 있는데, 여기서 "등 시간 샘플링"이란 입력신호의 몇개 주기 동안은 느린 속도로 입력신호를 샘플링하는 것을 말한다. 입력신호가 주기적이므로 샘플들의 시간을 조절하여 최종 데이터 시퀀스는 입력신호의 한 주기를 더 높은 속도로 샘플링하여 생성된 데이터 시퀀스와 동등한 시퀀스가 될 수 있다. 예를 들어, 디지타이저가 주파수 Ft인 입력신호의 1.1배 주파수를 가진 샘플링 주파수 Fs로 입력신호를 연속해서 10 사이클을 샘플링하는경우 최종 데이터 시퀀스는 입력신호 주기의 10배속도로 입력신호 한 사이클을 샘플링하여 얻은 데이터 시퀀스와 동일할 것이다.
주어진 입력신호 주파수가 Ft이고 원하는 샘플 개수가 N인 경우 샘플이 등 시간 샘플링을 제공하도록 취해지는(or 선택되는) 샘플링 주파수 Fs와 아날로그 사이클 개수 M을 조정할 수 있도록 하는 것이 바람직한데, 여기서 샘플은 아날로그 신호의 한 주기 동안 N개의 균등 분할된 시점에서 취해진(선택된) 것으로 나타난다. 1987년 미국 전기전자학회(IEEE) 컴퓨터 협회 출판부에서 출판한 매튜 마호니(Matthew Mahoney)의 "DSP-Based Testing of Analog and Mixed-Signal Circuits"이라는 저서의 17-21면에서 저자는 적당한 등 시간 샘플링은 "코히런트 샘플링"을 위한 다음 조건식 (1) 및 (2)를 만족할 때 얻을 수 있다고 교시하고 있다.
Ft/Fs = M/N(1)
및
GCD(M,N) = 1(2)
식(2)에서 M과 N의 최대공약수(GCD)는 1임을 알 수 있다. 다시 말해서 M과 N은 서로 소이다. 식(1)과 (2)를 만족하면 소위 "코히런트 샘플링"을 얻게 되는데, 여기서 주파수 Ft에서 M개의 테스트 신호 주기에 걸쳐서 취해진(선택된) 주파수가 Ft인 신호의 연속적인 N개 샘플이 아날로그 신호 한 주기동안 균등하게 분할된 N개의 연속적인 샘플과 동일하게 보인다.
그러나, 실제로는 주어진 Ft값에 대해 식(1)과 (2)를 만족하는 Fs, M, N의 값을 얻는 것은 흔히 어렵거나 불가능하다. 디지타이징 시스템은 통상 샘플링 속도를 조정하기 위한 타이밍 신호를 생성하기 위해 주 클록 신호를 주파수 분할한다. 따라서 샘플링 주파수 Fs는 샘플링 주파수 전범위에 걸쳐 연속적으로 변할 수 없으며, 단지 불연속적인 제한된 값만을 가질 수 있다. 식(1)을 만족하기 위해 Ft와 Fs는 반드시 M 및 N과 동일한 비율을 가져야 한다. Fs는 제한된 개수의 불연속적인 값만을 가질 수 있으므로 단지 편리한 M, N값을 선택하여 식(1)을 만족하도록 Fs를 맞추는 것은 거의 불가능하다. 식 (1)을 만족하기 어렵게 만드는 M, N값에 대한 또 다른 제한 사항이 존재한다. 샘플링된 입력 신호 사이클 개수 M이 너무 크면, 데이터 획득 과정이 너무 길어진다. M이 너무 작으면 디지타이저에 필요한 샘플링 주파수가 너무 높아질 수 있다. 취해진(선택된) 샘플 개수 N이 너무 작으면 DSP 해석의 정밀도가 떨어질 수 있다. N이 너무 크면 DSP 계산에 너무 많은 시간이 소요될 수 있다.
Ft/Fs 비율이 (정확히 같지는 않더라도) M/N의 비율에 매우 가까운 Fs, M, N값을 선택하면, 최종 데이터 시퀀스의 DSP 해석에서 발생하는 모든 에러는 무시할 수 있을 정도가 된다. 그러나 식 (1)의 관계를 디지타이저 출력의 DSP 해석시 상당히 큰 에러를 피하는데 필요한 정밀도 수준으로 근사 시켜 주어진 값 Ft에 대한 M, N, Fs값을 찾을 수 있는지의 여부는 확실하지 않았다.
따라서, 주파수를 알고 있는 입력신호에 대해 코히런트 샘플링을 제공하도록 자동으로 신속하게 샘플링 속도를 만들어 낼 수 있는 샘플링 시스템이 요구된다.
본 발명의 샘플링 시스템은 주기적인 아날로그 신호를 코히런트하게 샘플링 할 수 있도록 자동으로 샘플링 속도를 조정하여, 아날로그 신호의 M개 사이클에 걸쳐 취해진(선택된) N개의 연속하는 샘플로 이루어진 샘플 세트가 아날로그 신호 한 사이클동안 균등하게 분할된 N개의 간격에서 취해진(선택된) 것처럼 나타난다. 본 발명의 샘플링 시스템은 주파수 FMCLK인 주 클록 신호를 생성하는 클록 회로, 주파수 FMCLK/K인 타이밍 신호를 만들기 위해 클록 신호를 K로 주파수 분할하는 타이밍 신호 발생기, 및 타이밍 신호로 제어되는 속도로 입력 신호를 샘플링하는 수단을 포함한다. 또한 본 발명에 따른 샘플링 시스템은 주어진 입력신호 주파수 Ft에 사용되는 적합한 K값을 찾기 위한 알고리즘을 실행하는 컴퓨터를 포함한다. 알고리즘은 K, M, N의 범위에 대한 미리 정해진 제한 사항들을 고려하면서 코히런트 샘플링을 제공할 수 있는 K값을 찾는다. 컴퓨터는 찾아낸 K값을 타이밍 신호 발생기로 공급한다.
코히런트 샘플링은 Ft와 Fs=FMCLK/K가 서로 소일때 얻어진다. 알고리즘은, 분모가 1부터 F까지 변하는 분모를 갖는 모든 분수여기서 각 분수의 분자와 분모가 서로 소임--가 순서대로 정렬된 리스트인 F차의 훼어리 급수에 대한 유향(有向) 탐색(directed search)을 수행하여 적합한 K값을 찾는다. 훼어리 급수에 대한 유향조사를 수행시 알고리즘은
N=Qi
M=P*J
K=Q*J/Qi
의 관계를 가지며, N, M, K값은 허용가능범위 내에 있는 Q의 정수 인자 Qi와 정수 J의 적절한 조합이 존재하는, Ft/Fs비율에 최적 근사치(近似値)를 갖는 P/Q항을 찾는다. 그후 컴퓨터는 계산된 K값을 신호 발생기에 공급한다. 훼어리 급수를 신속하게 탐색할 수 있는 탐색 기법을 사용하여 최소 계산으로 적합한 훼어리 급수 항 P/Q를 찾는다. 탐색할 훼어리 급수 범위 F가 충분히 크다면, 알고리즘은 시스템이 고정밀도로 아날로그 신호를 코히런트하게 샘플링할 수 있는 K값을 신속하게 리턴한다.
그러므로 본 발명의 목적은 주파수를 알고 있는 아날로그 입력신호의 코히런트 샘플링을 제공하도록 샘플링 속도를 자동으로, 신속하게 형성하는 샘플링 시스템을 제공하는 것이다.
본 명세서의 결론 부분은 특히 본 발명의 발명 주체를 지적하여 구체적으로 청구하고 있다. 당업자(當業者)는 첨부한 도면을 고려하면서 본 명세서를 참조하여 본 발명의 추가적인 장점 및 목적과 함께 본 발명의 동작 구조와 방법을 충분히 이해할 것이다. 첨부 도면에서 동일한 참조번호는 동일한 구성 요소를 나타낸다.
도 1은 본 발명 디지타이징 시스템의 간략한 블록도.
도 2는 각기 다른 측정 주기에서의 아날로그 신호 측정 도면.
도 3은 16차 훼어리 급수의 브로콧(Brocot) 공간 도표.
도 4는 도 3의 브로콧 공간에서의 미디언트 트래버스 탐색(Mediant traverse search) 도면.
도 5는 주어지는 목표값(0과 1 사이의 값)의 최적 근사치(最適 近似値)를 갖는 훼어리 급수항을 찾기 위해 F 차수의 브로콧 공간에서 미디언트 트래버스 탐색을 수행하는 컴퓨터 프로그램의 순서도.
도 6은 도 5의 브로콧 공간의 좌우 수평 트래버스(left and right horizontal traverses) 도면.
도 7a와 7b는 각각 좌우 수평 트래버스를 수행하는 소프트웨어 루틴의 순서도.
도 8은 추가 제한 조건을 만족하면서, 목표값에 가장 근사한 훼어리 급수항을 찾는 알고리즘을 실행하기 위한 컴퓨터 프로그램 순서도.
도 9는 도 1의 컴퓨터에서 실행하는 알고리즘의 순서도.
도 10은 도 9의 P와 Q의 제한조건 테스트 단계를 상세히 나타낸 순서도.
도 11은 도 1의 디지타이징 시스템 블록도.
도 12는 도 1의 디지타이저(14)를 설명하는 상세 블록도.
도 1은 본 발명에 따른 코히런트 샘플링 시스템(10)의 간략한 블록도 이다. 샘플링 시스템(10)은 테스트 중인 소자(12)에 의해 발생되는 주기적인 아날로그 입력신호(INPUT)의 크기를 주기적으로 샘플링하고, 연속적인 입력 신호 샘플의 크기를 나타내는 디지털 데이터(DATA)값의 시퀀스를 생성한다. INPUT 신호에 대한 정보를 얻기 위해 DATA 시퀀스가 몇가지 기지(well-known)의 디지털 신호 처리(DSP)기법중 임의의 기법을 사용하여 해석될 수 있다. 예를 들어, DATA 시퀀스를 불연속적인 푸리에 변환으로 해석하여 INPUT 신호의 주파수 스펙트럼을 나타내는 또 다른 데이터 시퀀스를 만들 수 있다.
샘플링 시스템(10)은 타이밍 신호 발생기(16)에 의해 생성된 주기적인 타이밍 신호(TIMING)의 매 펄스마다 INPUT 신호의 크기를 샘플링하는 디지타이저(14)를 포함하고 있다. 디지타이저(14)는 각 INPUT 신호 샘플의 크기를 나타내는 DATA값을 발생시키고 발생한 각 DATA값을 임의 접근 획득 메모리(Random access acquisition memory)(18)에 저장한다. 연속적으로 발생된 DATA값이 획득 메모리(18)의 연속적인 주소에 저장되도록, 디지타이저(14)는 주소(ADDR)와 제어신호(CONT)를 공급하는 회로를 포함하고 있다. 타이밍 신호 발생기(16)는 TIMING신호를 만들기 위해 입력 신호인 주 클록 신호(MCLK)를 정수인자 K로 주파수 분할한다. 주 클록 신호 MCLK는 일반적인 클록 회로(20)에서 발생된다. 컴퓨터(22)(또는 다른 데이터 처리수단)는 주 클록 신호 MCLK의 주파수(FMCLK), INPUT 신호의 주파수(Ft), 및 여러 가지 시스템 제한 사항들(CONSTRAINTS)을 나타내는 사용자가 제공한 데이터들에 기초해서 적합한 K값을 계산한다. 컴퓨터(22)는 타이밍 신호 발생기(16)의 입력 으로 계산된 K값을 타이밍 신호 발생기(16)에 공급한다. 따라서 컴퓨터(22)는 K값을 조정하여 TIMING 신호 주파수 Fs를 설정 한다. 또한 클록 회로(20)는 주 클록 신호 MCLK로부터 클록 신호 CLK를 유도하여 이들 클록 신호 CLK를 입력 타이밍 신호로 테스트중인 소자(12)에 공급한다.
주기 신호를 해석하는 DSP 기법에서는 통상 입력신호의 한 사이클동안 균등하게 분할된 샘플의 수를 나타내는 데이터 시퀀스가 입력으로 필요하다. 높은 주파수를 가진 INPUT 신호의 경우, 디지타이저(14)는 INPUT 신호 한 사이클동안 충분한 수의 샘플을 얻어 디지타이징하기에 충분할 정도로 빠르게 INPUT 신호를 샘플링하지못할 수 도 있다. 이러한 문제를 극복하기 위해, 샘플링 시스템(10)은 디지타이저(14)가 INPUT 신호의 몇 사이클에 걸쳐서 상대적으로 느린 샘플링 속도(Fs)로 INPUT 신호를 샘플링하는 "등시간 샘플링"을 채용한다. INPUT 신호가 주기성을 가지므로, 컴퓨터(22)는 최종 DATA 시퀀스가 INPUT 신호 한 사이클을 더 빠른 속도로 샘플링해서 얻을 수 있는 데이터 시퀀스와 동등하도록(K값을 조정하여) 샘플링 주기를 조정한다.
도 2는 여러 샘플링 속도에서 INPUT 신호를 샘플링한 결과를 보여준다. 그래프 A는 INPUT 신호(28)를 INPUT 신호 주파수의 8배 주파수로 8번 샘플링했을 때 시간에 따라 변하는 INPUT 신호의 크기를 보여준다. 8개의 샘플(30)이 INPUT 신호의 한 사이클 동안 등시간 간격으로 분포해 있음에 유의하여야 한다. 그래프 B는 동일한 INPUT 신호(28)를 INPUT 신호의 1.125배 주파수를 갖는 샘플링 속도로 등시간 샘플링한 결과를 보여준다. 그래프 B의 등시간 샘플링에서는 INPUT 신호의 8개 샘플(32)을 얻는데 걸린 시간이 그래프 A의 고속 샘플링보다 8배나 더 길지만, 이들 두 샘플링 속도는 동일한 출력 데이터 시퀀스를 생성한다는 점에 유의하여야 한다. 따라서 INPUT 신호 주파수의 1.125배 속도로 샘플링하는 것은 생성된 데이터 시퀀스와 관련하여 INPUT 신호 주파수를 8배 속도로 샘플링하는 것과 동등하다. 그래프 C는 INPUT 신호 주파수 속도의 4배 속도로 INPUT 신호(28)를 8번 샘플링한 결과를 보여준다. 샘플링 속도와 INPUT 신호 주파수 사이의 관계로 인해서, 그래프 C의 마지막 4개 샘플은 처음 4개 샘플과 중복되는 것에 유의하여야 한다. 그래프 C의 샘플링 속도가 그래프 B의 샘플링 속도보다 높지만, 그래프 C의 8개 샘플(34)은 더 낮은 샘플링 속도에서 얻어진 그래프 B의 8개 샘플만큼 INPUT 신호의 정보를 전달해 주지 못한다.
그러므로 등시간 샘플링을 채용할 때, INPUT 신호 주파수와 관련하여 샘플링 주파수를 면밀히 조정하는 것이 중요하다. 특히 주어진 INPUT 신호 주파수가 Ft이고 원하는 샘플 개수가 N인 경우, 컴퓨터(22)는 샘플이 "등시간 샘플링"을 제공하도록 취해지는(선택되는) 샘플링 주파수 Fs와 입력 신호 사이클 개수 M을 조정하는데, 여기서 샘플들은 입력 신호의 한 사이클 동안 균등하게 분할된 N개의 간격에서 취해진(선택된) 샘플들과 같아 보인다.
등시간 샘플링이 되기 위해 아래 조건식들을 만족시켜야한다는 것은 당업자에게 오래 전부터 알려져 있었다.
Ft/Fs = M/N(1)
및
GCD(M, N) = 1(2)
조건식 (2)에서 M과 N의 최대공약수(GCD)는 1임을 알 수 있다. 다시 말해서 M과 N은 공통의 정수 인수들을 갖지 않는 "서로 소"이다. 조건식(1)과 (2)를 만족하면 소위 "코히런트 샘플링"을 얻는데, 여기서 코히런트 샘플링이란 샘플이 서로 다른 차수에서 발생하더라도, Fs의 주파수에서 M개의 테스트 신호 사이클동안 취해진(선택된) 주파수 Ft인 신호중 N개의 연속적인 임의의 샘플은 테스트 신호의 한 사이클동안 균등하게 분배된 간격으로 N개의 연속적인 샘플과 동일한 데이터 내용을 가진다.
유감스럽게도 Fs, M, N값에 대해서는 실제적인 제한사항이 존재하므로, 주어진 Ft값에 대해 조건식(1)과 (2)를 만족시키는 것이 불가능한 경우가 흔히 있다. 타이밍 신호 발생기(16)는 주 클록 신호 MCLK의 주파수를 정수 K로 주파수 분할하여 TIMING 신호를 발생시킨다. 따라서 TIMING 신호 주파수 (Fs = FMCLK/K)는 그 전체 범위에 걸쳐 연속적으로 변하지 못하고, 제한된 수의 불연속적인 값만을 가질 수 있다. 조건식(1)을 만족하기 위해서 Ft와 Fs는 반드시 M 및 N과 동일한 비율을 가져야 한다. Fs가 제한된 수의 불연속적인 값만 가질 수 있으므로, 단순히 편리한 M, N값을 선택하여 조건식(1)을 만족하도록 K = MCLK/Fs를 조정하는 것이 불가능할 수 있다. 또한, 타이밍 신호 발생기(16) 및/또는 디지타이저(14)의 성능에 대한 제한으로 인해 샘플링 주파수 Fs의 범위가 제한될 수 있다. 나아가, 주어진 Ft/Fs비율에 대해, M과 N값에 대한 제한으로 인해 조건식(1)을 만족시키는 것이 불가능할 수도 있다. 샘플링된 입력 신호 사이클 개수 M이 너무 큰 경우에는, 데이터 획득 과정이 너무 길어지거나 또는 필요한 샘플링 속도가 타이밍 신호 발생기의 최저 주파수 한계 이하로 내려갈 수 있다. M이 너무 작은 경우에는, 디지타이저나 타이밍 신호 발생기에 필요한 샘플링 주파수가 너무 높은 값을 가질 수 있다. 취해진(선택된) 샘플 개수 N이 너무 작으면 DSP 해석의 정밀도가 떨어질 수 있다. N이 너무 크면, DSP 계산에 너무 많은 시간이 소요되거나, 샘플 데이터 시퀀스가 획득 메모리 저장 용량을 초과할 수 있다.
따라서, 실제의 경우 주어진 입력 신호 주파수 Ft에서, Ft/Fs 비율이 조건식(1)에서 요구되는 M/N비율과 똑같지는 않더라도 M/N 비율에 근접한 비율을 갖는 Fs, M, N 값을 만족시켜야 한다. 조건식(1)을 만족하는 에러가 매우 작은 한, 최종 샘플 데이터의 DSP 해석은 수용가능한 정밀도를 갖는 결과를 제공한다. 본 발명에 따르면 컴퓨터(22)는 조건식(2)를 만족하고, 주어진 주 클록 주파수 FMCLK와 주어진 INPUT 신호 주파수 Ft에 대해 조건식(1)에 매우 근사한 적절한 K값을 찾는 알고리즘을 실행한다. 이 알고리즘은 또한 K(또는 Fs), M, N의 범위에 대한 여러 가지 다른 제한 조건들도 만족시킨다.
M/N*K에 대한 조건식(1)을 풀면 조건식(1)을 조건식(1')으로 다시 쓸수 있다.
M/(N*K) = Ft/FMCLK(1')
테스트 신호 주파수 Ft와 주 클록 주파수 FMCLK는 주어진 값이므로 M/(N*K)에 대한 목표값은 TARGET = Ft/FMCLK로 결정된다.
도 1의 컴퓨터(22)가 실행하는 알고리즘은 M과 N이 서로 소이고, M, N, K가 정해진 범위로 제한되는 제한 조건에서, M/(N*K)이 조건식(1')의 목표값 Ft/FMCLK에 최적 근사치를 갖는 M, N, K값을 찾는다.
K값을 발생시키기 위한 상기 알고리즘은 "훼어리" 급수에서 가장 적합한 항을 선택하는 방법으로, 목표값에 대해 유리수 근사치를 만든다. F차의 훼어리 급수는 Q가 1에서 F까지 변하고, 기약 분수 형태의 모든 분수 P/Q (즉, P와 Q가 서로 소임)의 목록이다. 이와 같은 급수는 크기가 무한하다. 이하에서는 0에서 1의 범위를 갖는 8차(F=8) 훼어리 급수 일부분이 기술되어 있다.
0/1, 1/8, 1/7, 1/6, 1/5, 1/4,
2/7, 1/3, 3/8, 2/5, 3/7, 1/2,
4/7, 3/5, 5/8, 2/3, 5/7, 3/4,
4/5, 5/6, 6/7, 7/8, 1/1
1802년에 수학자 하로스(Haros)는 무리수에 대한 유리수 근사치를 찾는 보조도구로 훼어리 급수의 사용을 제안했다. 예를 들어 파이(π)값(3.14159...)의 근사치는 단지 파이의 분수 부분에 가장 가까운 값을 가진 분수(1/7 = 0.142857...)를 찾을 때까지 훼어리 급수의 각항에 해당하는 소수를 계산하면서 훼어리 급수를 찾아 내려가기만 하면 되고, 그후 파이의 정수부분(3)을 선택된 분수에 더하여 근사치를 얻을 수 있다. 따라서 우리는 다음의 값을 얻는다.
π = 3.14159... ~ 3 + 1/7 = 22/7.
근사치의 정밀도를 높이려면 단지 훼어리 급수의 차수(order)를 높여 선택할 분수를 더 많게 하면 된다. 그렇지만 큰 훼어리 급수의 연속되는 항들을 계산하고 목표값과 비교하여 목표값에 가장 가까운 값을 찾아내는 것은 시간이 많이 소요된다. 본 발명에 따르면, 컴퓨터(22)는 주어진 목표값에 가장 근접한 훼어리 급수항을 찾는 효과적인 알고리즘을 채용한다. 이러한 알고리즘은 QM차수의 훼어리 급수에서 연속하는 세 항 (PL/QLPM/QMPR/QR) 사이의 (훼어리가 발견한) 관계를 사용한다:
PM/QM= (PL+ PR)/(QL+ QR) = PM/QM(3)
항 PM/QM은 PL/QL항과 PR/QR항의 "미디언트"(mediant)라고 부르는데, PL/QL항과 PR/QR항은 각각 미디언트의 바로 왼쪽과 바로 오른쪽에 있다.
도 3은 16차 훼어리 급수의 2차원 "브로콧 공간" 도표이다. P/Q 형식의 연속적인 훼어리 급수의 분수는 수평축을 따라서 크기가 증가하는 순서로 배열되고, 수직 축을 따라서 분모 Q가 감소하는 순서로 배열된다. 상기 브로콧 공간에서 0과 1 사이의 주어진 목표값의 최적 근사치를 갖는 분수를 찾을 수 있다. 이를 효과적으로 수행하는 방법의 하나는 "미디언트 트래버스" 탐색(Mediant traverse search)법이다.
도 4는 도 3의 브로콧 공간의 미디언트 트래버스 탐색을 예시하고 있다. 도 4를 참조하면, 0/1과 1/1 사이의 16차 브로콧 공간에서 목표값 0.381의 최적 근사치를 갖는 특정 분수 P/Q를 신속히 찾을 수 있다. 처음에는 알고 있는 목표 값 0.381의 좌, 우 경계값 PL/QL과 PR/QR로 분수 0/1과 1/1을 선택한다. 그리고 나서 M = L+R 차 브로콧 공간에서 두 경계 사이의 미디언트 PM/QM(1/2)을 찾기 위해 관계식 (3)을 사용한다. 그후 미디언트 1/2을 목표값 0.381과 비교하여, 목표값이 미디언트보다 작다는 것을 확인한다. 이제 목표값의 최적 근사치가 두 훼어리 수인 0/1 과 1/1 내에 있다는 것을 알수 있다.
이제 우측 경계값 PR/QR = 1/1을 미디언트 1/2로 대체하고 관계식(3)을 한번 더 사용하여 좌, 우 경계 0/1과 1/2 사이의 새로운 미디언트 PM/QM(M = L+R = 3차 브로콧 공간에서)을 계산한다. 새로운 미디언트는 1/3이다. 1/3은 목표값(0.381)보다 작으므로 좌측 경계(PL/QL = 0/1)를 미디언트 1/3으로 바꾸고 관계식(3)을 사용해서 좌, 우 경계 1/3과 1/2의 새로운 미디언트(2/5)를 찾는다. 목표값 0.381이 2/5에 미달하므로 우측 경계 PR/QR= 1/2를 2/5로 바꾸고 관계식 (3)을 사용하여 다시 한번 1/3과 2/5사이의 새로운 미디언트인 PM/QM= 3/8을 찾는다. 목표값 0.381이 3/8을 초과하므로 좌측 경계 PL/QL = 1/3을 3/8로 바꾸고 관계식 (3)을 사용하여 다시 한번 3/8과 2/5 사이의 새로운 미디언트인 PM/QM= 5/13을 찾는다.
이제 목표값 0.381이 좌, 우 경계 3/8과 5/13 사이에 있는 것으로 결정되었으므로 다시 한번 관계식 (3)을 사용하여 좌, 우 경계 3/8과 5/13사이에 있는 미디언트 (8/21)을 찾는다. 새로운 미디언트(8/21)가 해(解)가 제한되는 16차 브로콧 공간에 존재하지 않으므로 더 이상 탐색을 진행할 수 없다. 따라서 미디언트 트래버스 탐색법에 따르면 16차 브로콧 공간에서 중간에 해당하는 분수가 없는 두 경계값 3/8과 5/13이 얻어진다. 두개의 분수 3/8과 5/13 중 어느 것이 목표값에 최적 근사치인지 만을 결정하면 된다. 5/13(~0.385)이 3/8(0.375)보다 목표값 0.381에 더 가까우므로 5/13을 목표값의 최적 근사치로 선택한다. 근사(近似) 에러는 약 0.004이다. 미디언트 트래버스 탐색법은, F = 16인 도 4의 브로콧 공간의 0/1과 1/1 사이에 있는 분수 79개 중에서 단지 5개의 분수만 계산하여 목표값과 비교하기만 하면 된다. 따라서 전술한 미디언트 트래버스 탐색법은 주어진 브로콧 공간에서 목표값의 최적 근사치를 찾기 위한 효율적인 계산 방법이다. 브로콧 공간의 허용 가능한 차수(次數)를 16에서 적어도 21로 증가시킴으로써 근사(近似) 에러를 약 0.000047로 감소시킬 수 있다. 이것은 마지막으로 계산한 미디언트 8/21 (~0.38095)을 목표값 0.381의 최적 근사치로 선택할 수 있게 한다.
도 5는 0과 1 사이에서 주어진 목표값(TARGET)의 최적 근사치인 훼어리 급수의 수 P/Q를 찾기 위해 F차 브로콧 공간에서 미디언트 트래버스 탐색을 실행하는 프로그램의 순서도이다. 순서도는 단계40에서 시작하며 PL을 0으로 QL, PR, QR을 1로 설정하여 상, 하위 경계 PL/QL과 PR/QR을 0/1과 1/1로 초기화한다. 그리고 나서 미디언트 PM/QM을 찾기 위해 위의 관계식(3)에 따라 PM과 QM을 계산한다(단계 (42)). 만일 QM이 탐색 중인 브로콧 공간의 차수(次數) F보다 작으면(단계 (44)) 미디언트 PM/QM을 TARGET과 비교한다(단계 (46)). 미디언트 PM/QM이 TARGET보다 작으면 좌측 경계를 PL/QL에서 PM/QM으로 바꾸고(단계 (48)) 단계 (42)로 돌아간다. 단계 (46)에서 미디언트가 TARGET보다 크거나 같으면 우측 경계를 PR/QR에서 PM/QM으로 바꾸고(단계 (50)) 단계 (42)로 돌아간다. 단계 (44)에서 QM이 F를 초과할 때까지 단계 (42)-(50)을 반복한다. 이 시점에서 마지막으로 계산된 PL, QL, PR, QR의 값에 대한 훼어리 급수의 수인 PL/QL과 PR/QR은 F차 브로콧 공간에서 TARGET 분수(分數)의 가장 가까운 좌우 경계값들이다. TARGET의 최적 근사치에 해당하는 훼어리 급수의 두 수 PL/QL과 PR/QR을 정하고 나서, 단계 (52)의 루틴은 두 경계 분수 중 어느 것이 TARGET값과 더 가까운지를 결정하기 위해 PL/QL과 PR/QR을 TARGET과 비교하고 더 가까운 분수를 P/Q값으로 리턴한다.
도 5에는 P와 Q가 "서로 소"인 정수고 Q가 F이하로 제한되며 0과 1 사이에 존재하는 TARGET값 P/Q에 최적 근사치를 갖는 두 분수 PL/QL과 PR/QR을 찾는 미디언트 트래버스 방법이 도시되어 있다. P및/또는 Q값에 대한 추가 제한이 있어서 도 5의 미디언트 트래버스 알고리즘으로 찾은 TARGET의 두 경계 PL/QL과 PR/QR이 모두 이들 추가 제한을 만족하지 못하는 것으로 가정한다. 도 4의 예에서 TARGET의 최적 근사치로 선택된 분수 P/Q의 Q값이 13을 초과해야만 한다는 추가 조건이 있다고 가정한다. 이 경우에 미디언트 트래버스 탐색법으로 찾은 좌우 경계 3/8과 5/13은 어느 것도 이 추가 제한조건을 만족시키지 못한다. 따라서 좌, 우 경계 어느 쪽도 TARGET의 최적 근사치로 선택될 수 없다.
만일 도 5의 알고리즘으로 찾은 좌측 경계 PL/QL은 물론 우측 경계 PR/QR도 이 추가 조건을 만족할 수 없다면, F차 브로콧 공간 내에서 TARGET값의 그 다음 두 최적 근사치는 좌측 경계 PL/QL의 좌측에 바로 인접한 그 다음 작은 훼어리 수와 우측 경계 PR/QR의 우측에 바로 인접한 그 다음 큰 훼어리 수가 될 것이다. 따라서 도 5의 알고리즘을 실행하여 얻은 두 분수 PL/QL과 PR/QR이 목표값을 경계짓는 F차의 훼어리 급수의 연속하는 두 항 Pi-1/Qi-1과 Pi/Qi이 된다. 그후 훼어리 급수에서 그 두 항의 바로 전항인 Pi-2/Qi-2와 바로 다음 항 Pi+1/Qi+1을 찾아서 그 중 어느항이 추가 조건을 만족하는지 판단할 수 있다. (훼어리가 발견한) 아래의 관계식 (4a)-(4f)은 F차 훼어리 급수의 연속하는 두 항 (Pi-1/Qi-1, Pi/Qi)을 알면 바로 다음번 선행 항과 후속 항을 신속하게 결정할 수 있게 해준다.
K1= FLOOR[(Qi-1+F)/Qi](4a)
Pi+1= (K1*Pi-1)-Pi(4b)
Qi+1= (K1*Qi-1)-Qi(4c)
K2= FLOOR[(Qi+F)/Qi-1](4d)
Pi-2= (K2*Pi)-Pi-1(4e)
Qi-2= (K2*Qi)-Qi-1(4f)
FLOOR[x] 함수는 x를 넘지 않는 가장 큰 정수이다.
도 4로 돌아가서, TARGET 값 0.381의 최적 근사치를 찾으려고 하던 것을 생각해 보기로 한다. 도 5의 알고리즘을 실행함으로써 16차 브로콧 공간에서 미디언트 트래버스 탐색을 수행하여 최종 좌우 경계인 3/8과 5/13을 찾았으며, 훼어리 수 5/13이 최적 근사치로 결정되었다. 이제 Q는 13보다 커야 한다는 추가 조건을 가정하기로 한다. 이 경우에 상위 경계 5/13과 하위 경계 3/8 어느 것도 추가 조건을 만족시킬 수 없음을 알 수 있다. 그러므로 추가조건 Q〉13을 만족하면서 목표값 0.381의 최적 근사치를 갖는 항을 발견하기 위해, 관계식(4)를 사용해서 훼어리 급수에서 3/8보다 바로 다음으로 작은 훼어리 급수의 수와 5/13 바로 다음으로 큰 훼어리 급수의 수를 찾기 위한 수평 트레버스 탐색을 할 수 있다.
도 6은 도 5의 브로콧 공간에서의 좌우 수평 트래버스를 예시하고 있다. 관계식(4)에서 3/8을 Pi-1/Qi-1로 5/13을 Pi/Qi로 놓으면, 5/13의 오른쪽 첫 번째 항은 2/5로, 3/8의 왼쪽 첫 번째 항은 4/11로 계산된다. 이들 항(4/11 또는 5/13)중 어느것도 조건 Q〉13을 만족하지 못하므로 훼어리 급수에 대한 좌우 수평 트래버스를 계속한다. 관계식(4)에서 5/13을 Pi-1/Qi-1로 2/5를 Pi/Qi로 놓았을때 2/5의 우측 다음 항이 5/12임을 알 수 있다. 여기서 또 다시 새로운 항인 5/12가 조건 Q〉13을 만족하지 않음을 알 수 있다. 그러나 관계식(4)에서 3/8을 Pi-1/Qi-1로 4/11을 Pi/Qi로 사용하면 4/11의 우측 다음 항인 5/14가 조건 Q〉13을 만족하는 것을 알 수 있다. 따라서 TARGET 0.381의 최적 근사치를 가지며, 조건 Q〉13을 만족하는 분모 Q를 가진 16차 훼어리 급수항 (5/14)를 찾게된다.
탐색할 브로콧 공간의 차수(次數) 제한과 Q의 추가 조건으로 인해 최종 값 5/14(~0.357)는 TARGET 0.381의 특히 양호한 근사치는 아니다. 최종 값의 정밀도는 브로콧 공간 차수의 제곱에 비례해 증가하는데 비해, 필요한 계산량은 브로콧 공간 차수 증가에 따라 선형적으로 증가하므로, 브로콧 공간 차수를 증가시키면 단지 계산량을 적당히 증가시키면서도 근사치의 정밀도를 상당히 크게 증가시킬 수 있다.
도 7a 와 7b는 Qa/Pa 〈 Qb/Pb인 F차 훼어리 급수의 두 인접한 수인 Qa/Pa와 Qb/Pb의 바로 좌우에 인접해 있는 훼어리 급수의 수 PL/QL과 PR/QR을 찾으려는 좌우 수평 트래버스를 실행하는 소프트웨어 루틴을 기술한 순서도이다. 도 7a를 참조하면 단계 (70)에서 시작하여 루틴은 Qa, Pa, Qb, Pb, F값을 수신한다. 단계 (72)에서 루틴은 위에서 언급한 관계식(4a)-(4c)를 채용해서 PL과 QL을 계산하여 바로 다음으로 작은 훼어리 급수항 PL/QL을 찾는다. 단계 (74)에서 최종 값 PL과 QL이 얻어진다. 도 7b를 참조하면 단계 (76)에서 시작하여 루틴은 Qa, Pa, Qb, Pb, F값을 수신한다. 단계 (78)에서 루틴은 위에서 언급한 관계식(4d)-(4f)를 채용해서 PR과 QR을 계산하여 바로 다음으로 큰 훼어리 급수항 PR/QR을 찾는다. 단계 (80)에서 최종 값 PR과 QR이 얻어진다다.
도 8은 0과 1 사이의 값을 갖는 F차 훼어리 급수에서 분수 P/Q를 찾는 알고리즘을 실행할 컴퓨터 프로그램의 순서도인데, 여기서 P/Q는 TARGET 값의 최적 근사값이고 P와 Q값에 대한 여러 가지 추가 조건들을 만족시킨다. 단계 (90)에서 시작하여 알고리즘은 입력으로 TARGET값과 F값을 수신한다. 알고리즘은 또한 P와 Q값에 대한 제한 조건을 나타내는 데이터를 수신한다. 단계 (92)에서 알고리즘은 F차 브로콧 공간에서 미디언트 트래버스를 실행한다. 도 5에서 설명한 것과 유사한 미디언트 트래버스는 TARGET의 좌우에 인접한 두 훼어리 급수의 수인 PL/QL과 PR/QR값을 얻는다. 단계 (94)에서 알고리즘은 PL과 QL이 P와 Q의 제한 조건들을 만족하는지 검사한다. 만족하지 않으면(단계 (95)), 알고리즘은 PL/QL로 사용할 훼어리 수를 선택하기 위해 좌측에 바로 인접한 다음으로 작은 훼어리 수를 찾는다. 알고리즘은 단계 (94)에서 P와 Q에 관한 제한 조건들을 만족시키는 TARGET보다 작은 수 중 가장 큰 훼어리 수 PL/QL을 발견할 때까지 단계 (94) 및 (95)를 통해 점진적인 좌향(左向) 트래버스 사이클을 계속 반복 한다. 그 시점에서 단계 (96) 알고리즘은 PR/QR값이 P와 Q의 제한 조건들을 만족하는지 검사한다. 만족하지 않으면 알고리즘은 PR/QR로 사용할 훼어리 수를 선택하기 위해 우측에 바로 인접한 다음으로 큰 훼어리 수를 트래버스한다 (단계 (97)). 알고리즘은 단계 (96)의 P와 Q에 관한 제한 조건들을 만족시키는 TARGET보다 큰 수 중 가장 작은 훼어리 수 PR/QR를 발견할 때까지 단계 (96) 및 (97)을 통해 점진적인 우향(右向) 트래버스 사이클을 계속 반복한다.
P와 Q에 대한 제한조건을 만족하는 좌우 경계 PL/QL과 PR/QR을 찾은 후에 알고리즘은 PL/QL이 PR/QR보다 TARGET에 더 가까운지를 결정한다 (단계 (98)). PL/QL이 TARGET에 더 가깝다면 PL과 QL이 P와 Q로 설정 된다(단계 (100)). 그렇지 않으면 PR과 QR이 P와 Q로 설정 된다(단계 (102)). 단계 (100) 또는 (102)를 실행한 후 알고리즘은 P/Q를 리턴하고 종료된다.
도 1로 돌아가서 컴퓨터(22)에 할당된 타스크가 타이밍 신호 발생기(16)의 입력으로 적절한 K값을 찾는 것이었음을 생각해 보자. 또한 K가 디지타이저의 샘플링을 제어하는 타이밍 신호의 주파수 Fs를 만들기 위해, 타이밍 신호 발생기(16)이 주 클록 신호 주파수 FMCLK를 분할하는 정수 인자였음을 생각해 보자. 코히런트 샘플링을 제공하기 위해서 샘플링이 수행되는 INPUT 신호의 사이클 수가 M이고, 취해진(선택된) 샘플 수가 N인 경우, 컴퓨터(22)는 분수 M/N*K이 Ft/FMCLK에 근사(近似)되어 관계식 (1')과 아래의 제한조건들을 거의 만족시킬 수 있도록 하는 M, N, K값을 찾아야만 한다.
GCD(M, N) = 1(5)
NMIN〈 N 〈 NMAX(6)
MMIN〈 M 〈 MMAX(7)
KMIN〈 K 〈 KMAX(8)
M/N*K가 Ft/FMCLK에 충분한 정밀도로 근사(近似)하고 조건(5) (상기 관계식(2)를 다시 고쳐쓴식)가 만족되면, 샘플링 시스템(10)은 INPUT 신호의 코히런트 샘플링 결과와 매우 유사한 출력 데이터 시퀀스를 제공한다. 사용자가 N, M, K값의 범위에 부과한 추가 제한 조건 (6)-(8)은 샘플링 시스템 하드웨어 한계나, 디지타이저(14)가 생성한 DATA 시퀀스를 해석하는 DSP 알고리즘의 요구조건을 반영한다.
편의상 상기 관계식(1')을 반복하면 다음과 같다.
M/(N*K) = Ft/FMCLK(1') 관계식(1')의 좌측항의 상하를 모두 정수 J로 나누면:
(M/J)/[N*(K/J)] = Ft/FMCLK(9) 여기서,
P = M/J(10)
Q = N*(K/J)(11)
TARGET = Ft/FMCLK(12) 로 놓고, 식 (10)-(12)을 식 (9)에 대입하면 다음 식을 얻는다.
P/Q = TARGET(13)
코히런트 샘플링이 되게, M, N, J는 서로 소이어야 하고, 도 1의 타이밍 신호 발생기(16)의 주파수를 분할 범위 내에 있는 정수이어야 한다. P/Q를 F차 훼어리 급수 내의 수로 제한하면, P와 Q가 서로 소임을 알 수 있다. 또한 N과 J가 서로 소가 되도록 제한하면, M, N은 서로 소가 될 것이다. 또한 M, N, K가 허용 가능 범위 내에 들어가도록 P, Q를 제한할 수 도 있다.
F차의 훼어리 급수에서 식(13)을 정확하게 만족하는 수 P/Q가 없을 수 도 있지만, 훼어리 급수의 차수가 충분히 큰 경우에는, 그 급수 내에서 적어도 한 개의 P/Q는 도 1에 도시된 디지타이저(14)의 출력 DATA를 사용하여 임의의 애플리케이션의 허용 오차 내에서 코히런트 샘플링을 제공할 정도의 충분한 정밀도로 TARGET값에 근사한 값을 가질 수 있다.
도 9는 M, N, K의 주어진 최대, 최소 값과 주어진 INPUT, MCLK 신호 주파수 (Ft, FMCLK)에 대한 적합한 K값을 찾기 위해, 도 1의 컴퓨터(22)가 실행하는 알고리즘이다. 알고리즘은 먼저 상기 식(12)를 사용해서 TARGET값을 계산하고, M, N, K의 제한 조건을 만족하며 TARGET값에 가장 근사한 값을 갖는 분수 P/Q를 찾기 위해 F차의 훼어리 급수에 대해 유향(有向)탐색을 수행한다.
단계 (110)에서 시작하여 사용자는 Ft, FMCLK, NMAX, NMIN, MMAX, MMIN, KMAX, KMIN값을 입력한다. 그후 컴퓨터는 F와 TARGET값을 계산한다(단계 (112)). TARGET값은 상기 식 (12)에 따라서 계산된다. F값(탐색할 훼어리 급수의 차수)은 상기 식 (11)에서 Q의 허용 가능한 최대 크기로 계산된다. 식 (11)에서 J는 0보다 큰 임의의 정수이므로 Q값을 최대로 하기 위해 알고리즘은 J값을 최소화해서 1로 설정한다. 또한 알고리즘은 N과 K도 최대한 크게 한다. 따라서 단계 (112)에서 알고리즘은 탐색할 훼어리 급수의 차수 F를 다음과 같이 계산한다.
F = NMAX*(KMAX/1)
그 후 컴퓨터는 TARGET값의 최적 근사치를 갖는 분수 P/Q를 찾기 위해 F차 훼어리 급수를 탐색한다 (단계 (114)). 상기 식 (10), (11)에 의하여 P와 Q는 M, N, K, J와 관련되므로 단계 (110)의 M, N, K에 대한 제한 조건들은 P, Q값에 제한 조건을 부과한다. 따라서 다음으로 컴퓨터는 (이하에서 자세히 설명하는 바와 같이) 선택된 P와 Q값이 자신들에게 부과된 제한 조건을 만족시키는지의 여부를 결정한다(단계 (116)). TARGET값의 유효한 근사치가 되려면 분수 P/Q는 반드시 다음 제한 조건들을 만족시켜야 한다. 즉,
1)0보다 큰 소정의 정수 J에 대해, P = M/J, Q = N*(K/J)이며,
2)N은 NMIN과 NMAX사이값이어야 하고,
3)M은 MMIN과 MMAX사이값이어야 하고,
4)K는 KMIN과 KMAX사이값이어야 하며,
5)J와 M은 서로 소이어야 한다.
P와 Q값이 상기 제한 조건들을 만족하지 못하면 알고리즘은 TARGET에 대한 다음번 최적 근사 값을 제공하는, 인접한 더 작거나 큰 훼어리 급수를 찾아 선택하기 위해 수평 트래버스를 수행한다 (단계 (118)). 상기 훼어리 급수의 다음번 수를 새로 선택한 P/Q로 사용하여 알고리즘은 단계 (116)으로 돌아가서 새로운 P, Q값이 제한 조건들을 만족시키는지 여부를 결정한다. 단계 (116)에서 P와 Q의 제한 조건들을 만족시키는 훼어리 급수의 최적 근사값인 P/Q를 발견하였다는 것이 결정될 때까지 훼어리 급수의 수에 대한 검사를 TARGET으로부터의 값 내에서 단계 (116)과 (118)의 사이클을 통해 추가로 계속 반복한다.
단계 (116)에서 선택된 P/Q값의 테스트에 있어서, 컴퓨터 (22)는 상기 관계식 (10), (11)과 단계 (110)에서 공급된 입력 값의 최대/최소 기준을 만족하는 M, N, K, J값을 탐색한다. 단계 (116)에서 적합한 훼어리 급수의 수 P/Q를 찾은 후 알고리즘은 단계 (116)을 수행하는 도중 발견된 K값을 리턴한다 (단계 (120)). 알고리즘을 실행한 후, 도 1의 컴퓨터 (22)는 K값을 도 1의 타이밍 신호 발생기(16)에 공급한다.
도 10은 도 9의 P와 Q의 기준 테스트 단계 (116)를 더욱 자세히 도시한 순서도이다. 단계(132)에서 시작하여, 컴퓨터는 잘 알려진 몇 가지 인수분해 알고리즘을 사용해서 Q로 균등하게 나눈 모두 S개의 정수 인수를 가진 세트(Q1, Q2, . . . Qs)를 생성한다. 계수기 I를 1로 놓으면 (단계 (134)) 루틴은 첫 번째 인수 (QI= Q1)를 N값의 첫 번째 후보로 선택한다 (단계 (136)). 그후 루틴은 N값이 최대, 최소 값의 제한 조건 내에 있는지 여부를 판단한다(단계 (138)). 단계 (138)에서 N값이 최대, 최소 값의 제한 범위를 벗어나면 I값이 S값과 같은지 테스트한다(단계 (140)). I가 S보다 작으면, 루틴은 I값을 1만큼 증가시키고(단계 (142)) N값의 다음 후보로 Q의 다음 인수 (QI= Q2)를 선택한다(단계 (136)). 새로운 N값이 N에 대한 최대, 최소 값의 범위 내에 있는지 테스트한다(단계 (138)). 루틴은 N값에 대한 기준을 만족하는 Q인수를 찾을 때까지 단계 (136)-(142)를 계속 반복 실행하면서 개개의 Q인수 (Q1 . . . Qs)를 연속적으로 찾는다. Q의 인수 (Q1 . . . Qs) 중 NMIN과 NMAX사이에 있는 값이 하나도 없다면, 소정 시점에서 I값이 S값과 같게 된다(단계 (140)). 이 경우 루틴은 제한조건을 만족시키는 P, Q의 하는 후보 값이 없다는 결과를 리턴한다. 그러면 컴퓨터는 TARGET에 대한 다음의 최적 P/Q 근사치를 찾기 위해 도 9의 단계 (118)로 돌아간다.
단계 (138)에서 N의 후보 값이 N의 제한 기준을 통과하면, 루틴은 계수기 J를 1로 놓고(단계 (146)) K와 M의 후보 값을 계산한다(단계 (148)). 상기식 (10), (11)을 만족시키기 위해 K는 Q*J/N로, M은 P*J로 놓는다. 그후 루틴은 K가 KMIN과 KMAX사이에 있는지(단계 (149)), M이 MMIN과 MMAX사이에 있는지(단계 (150)) 여부를 판단하기 위해 K와 M을 테스트한다. K와 M값이 단계(149)-(150) 중 어느 하나라도 통과하지 못하면 루틴은 J값을 1만큼 증가시키고(단계 (152)) J가 KMAX보다 작은지 여부를 판단하고(단계 (153)), J와 N이 서로 소인지 여부를 판단하기(단계 (154))위해 J를 테스트한다. 단계 (153)에서 J가 너무 크면 루틴은 단계 (140), (142)로 돌아가서 다음번 I값을 선택한다. 단계 (154)에서 J와 N이 서로 소가 아니라면, 루틴은 단계 (152)로 돌아가서 다음번 J값을 선택한다. J가 단계 (153), (154)의 테스트를 통과하면 루틴은 단계 (148)-(150)으로 돌아가서 K, M의 새로운 후보 값을 계산하고 테스트한다. K와 M값이 단계 (149)-(150)의 테스트를 만족하면 루틴은 최종 계산된 후보값 K를 리턴한다(단계 (160)).
도 11은 도 1의 디지타이징 시스템의 블록도이다. 디지타이징 시스템(10)은 통상의 컴퓨터 버스(162)를 통해 획득 메모리(18), 버스 인터페이스 회로(164), 사용자 인터페이스 하드웨어(166)와 연결된 컴퓨터(22)를 포함한다. 사용자 인터페이스 하드웨어(166)는 사용자가 입력 데이터에 대한 제한 조건을 컴퓨터 (22)에 제공할 수 있게 허용한다. 버스 인터페이스 회로(164)는 K값을 저장하기 위해, 주소를 지정할 수 있는 내부 레지스터를 포함하고 있다. 컴퓨터(22)는 계산한 K값을 버스(162)를 통해서 내부 레지스터에 기록한다. 타이밍 신호 발생기(18)는 인터페이스 회로(164)에 저장된 K값을 모니터링 하고, 클록 회로(20)에서 만든 주 클록 신호 MCLK를 주파수 분할하여 TIMING 신호 출력 주파수를 조정한다. 컴퓨터(22)가 시작 명령을 버스 인터페이스 회로(164)에 보내면 버스 인터페이스 회로는 START 신호 펄스를 디지타이저(14)에 보낸다. 그러면 디지타이저(14)는 TIMING 신호 주파수로 정해지는 속도로, 시험 하의 소자(12)의 INPUT 신호를 디지타이징하기 시작하여, 최종 데이터 시퀀스를 획득 메모리 (18)의 연속된 주소에 저장한다. 디지타이저(14)는 획득 메모리(18)를 다 채우면 버스 인터페이스 회로 (164)를 통해서 컴퓨터(22)에 STOP 신호를 보낸다. 앞서 설명한 대로 조정한 K값에 따라 메모리 (18)의 연속되는 임의의 N개 주소에 저장된 데이터는 INPUT 신호의 한 사이클을 나타낸다. 따라서 사용자는, 예를 들어, 획득 메모리 (18)의 연속된 임의의 N개 주소에 저장된 데이터의 최종 결과 부분을 DSP로 해석하여 STOP신호에 응답하도록 컴퓨터(22)를 프로그램할 수도 있다.
도 12는 도 1의 디지타이저(14)를 더욱 자세히 도시한 블록도이다. 샘플홀드 회로(170)는 내부 커패시터를 INPUT신호 레벨까지 충전하는 방법으로 TIMING 신호의 각 상승(rising) (또는 하강(falling)) 에지(edge)마다 INPUT 신호의 전압을 샘플링 한다. A/D 변환기(172)는 샘플 전압을 모니터해서 그 전압 값을 나타내는 출력 DATA값을 산출한다. 시퀀서(174)는 A/D 변환기(172)가 출력 DATA값을 산출하는 시간을 가진 경우 샘플홀드 회로(170)가 INPUT 신호를 샘플링한 직후 CONTROL 신호 펄스를 만든다. CONTROL 신호는 도 11의 획득 메모리(18)에 DATA값을 저장하라는 명령을 보낸다. 각 타이밍 신호 펄스는 도 11의 획득 메모리(18)에 대한 현재 기록 주소(ADDR)를 산출하는 계수기(176)를 클록한다. START 신호는 계수기(176)를 리셋하고 펄스의 계수를 시작하도록 한다. 계수기가 (획득 메모리의 주소 개수보다 작거나 같은) 미리 정해진 한계에 도달하면 계수기는 계수를 멈추고 STOP신호를 도 11의 버스 인터페이스 회로(164)에 보내도록 요구한다. STOP 신호는 또한 계수기가 리셋될 때까지 시퀀서를 무력화시키므로 시퀀서(174)가 CONTROL 펄스 신호를 만드는 것을 중단시킨다. 따라서 START신호 펄스가 계수기(176)를 리셋시킬 때까지는 획득 메모리 (18)에 더 이상 데이터를 기록하지 않는다.
지금까지 INPUT 신호의 주파수와 K값의 유효범위, 획득 샘플 개수, 샘플링할 INPUT 신호의 사이클 개수를 고려하여, 코히런트 샘플링을 제공하기 위해 샘플링 속도를 제어하는 타이밍 신호의 주파수를 자동으로 조정하는 디지타이징 시스템을 설명하였다. 코히런트 샘플링을 사용할 때, 시스템(10)은 INPUT 신호를 상대적으로 느린 속도로 디지타이징할 수 있지만, 산출된 DATA 시퀀스는 INPUT 신호를 매우 높은 속도로 디지타이징하여 산출한 데이터 시퀀스와 실질적으로 동일하다.
본 명세서가 본 발명의 바람직한 실시예를 기술하고 있지만 당업자는 본 발명의 광범위한 특징에서 본 발명을 벗어남이 없이 본 발명 실시예에 많은 수정을 가할 수 있다. 따라서 첨부한 청구사항은 본 발명의 범위와 정신 내에 속하는 모든 수정사항을 포함한다.

Claims (12)

  1. 주파수FMCLK를 가진 입력 클록 신호에 응답하여 주파수 Ft의 입력신호를 샘플링하는 장치에 있어서,
    a) 상기 입력신호의 M(M은 1보다 큰 정수)개의 연속하는 사이클동안
    Fs = FMCLK/K의 속도로 입력신호를 N번 샘플링하기 위한 클록 신호 수신 용
    제1수단; 및
    b) 상기 클록 신호 수신용 제1수단이 입력 신호의 코히런트 샘플링을 실질적
    으로 수행하도록 적합한 K값을 찾아, 상기 클록 신호 수신용 제1수단에 공
    급하기 위한 제2수단
    을 포함하는 샘플링 장치.
  2. 제 1항에 있어서,
    상기 제2수단이 K, M, N값 중 적어도 어느 하나의 계산된 값이 미리 정해진 범위 내에 속하며 Ft/FMCLK에 최적 근사치를 갖는 P/Q 형식의 특정 훼어리 급수항을 찾기 위해 훼어리 급수의 탐색을 수행하여 상기 적합한 K값을 찾으며, K=J*Q/Qi, M=P*J, N=Qi 이고 P와 Q는 서로 소이며, Qi는 Q의 임의 정수 인수이고, J와 N은 서로 소인 샘플링 장치.
  3. 제 2항에 있어서,
    상기 탐색이 Ft/FMCLK에 접근하는 방향으로 상기 훼어리 급수의 미디언트 트래버스 탐색(mediant traverse search)을 포함하는 샘플링 장치.
  4. 제 2항에 있어서,
    상기 제2수단이 K, M, N값이 모두 미리 정해진 범위 내에 있으며, Ft/FMCLK에 최적 근사치를 갖는 P/Q 형식의 특정 훼어리 급수항을 찾기 위해 훼어리 급수의 탐색을 수행하여 상기 적합한 K값을 찾는 샘플링 장치.
  5. 주파수 FMCLK를 갖는 입력 클록 신호에 응답하여 주파수 Ft인 입력 신호를 디지타이징하는 장치에 있어서,
    a) 상기 입력신호의 M(M은 1보다 큰 정수)개의 연속하는 사이클동안
    Fs = FMCLK/K의 속도로 입력신호를 N번 샘플링하고, N개의 출력 데이터 시
    퀀스를 산출하기 위해 각샘플을 디지타이징하기위한 클록 신호 수신용 제1
    수단; 및
    b) 적합한 K값을 찾아 상기 클록 신호 수신용 수단--여기서 상기 클록 수신
    용 제1수단에의해 산출된 N항의 데이터 시퀀스는 상기 입력 신호의 한 사
    이클에 걸쳐서 균등하게 분할된 시점에서의 입력신호르ㅣ 크기를 나타낸
    데이터 내용을 가짐--에 공급하기 위한 제2수단
    을 포함하는 디지타이징 장치.
  6. 제 5항에 있어서,
    상기 제2수단이 K, M, N값 중 적어도 어느 하나의 계산된 값이 미리 정해진 범위 내에 속하며 Ft/FMCLK에 최적 근사치를 갖는 P/Q 형식의 특정 훼어리 급수항을 찾기 위해 훼어리 급수의 탐색을 수행하여 상기 적합한 K값을 찾으며, K=J*Q/Qi, M=P*J, N=Qi 이고 P와 Q는 서로 소이며, J는 0보다 큰 임의의 정수이고, Qi는 Q의 임의 정수 인수이며, J와 N은 서로 소인 디지타이징 장치.
  7. 제 6항에 있어서,
    상기 탐색이 Ft/FMCLK에 접근하는 방향으로 상기 훼어리 급수의 미디언트 트래버스 탐색(mediant traverse search)을 포함하는 디지타이징 장치.
  8. 제 6항에 있어서,
    상기 제2수단이 K, M, N값이 모두 미리 정해진 범위 내에 있으며, Ft/FMCLK에 최적 근사치를 갖는 P/Q 형식의 특정 훼어리 급수항을 찾기 위해 훼어리 급수의 탐색을 수행하여 상기 적합한 K값을 찾는 디지타이징 장치.
  9. 주파수 FMCLK를 갖는 입력 클록 신호에 응답하여 주파수 Ft인 입력 신호를 주기적으로 샘플링하는 방법에 있어서,
    a) Ft/FMCLK의 근사치를 갖는 훼어리 급수 중에서 훼어리 급수항 P/Q(P와 Q
    는 서로 소임)를 찾아 선택하기 위한 제한된 차수의 훼어리 급수를 탐색하
    는 단계;
    b) Q의 정수 인수 Qi를 계산하는 단계;
    c) 주기적인 타이밍 신호를 산출하기 위해 상기 클록 신호 입력을
    K=Q*J/Qi(J는 0보다 큰 정수임)인 정수로 주파수 분할하는 단계; 및
    d) 상기 타이밍 신호로 제어되 소정 속도로 상기 입력 신호를 연속적으로 샘
    플링하는 단계
    를 포함하는 주기적인 샘플링 방법.
  10. 제 9항에 있어서,
    상기 훼어리 급수를 탐색하는 단계가
    i) Ft/Fs의 양(兩) 경계를 이루는 훼어리 급수의 인접한 두 값을 찾
    기 위해 훼어리 급수의 미디언트 트래버스 탐색을 수행하는 단계; 및
    ii) 상기 인접한 두 값 중 한 값을 상기 P/Q값으로 선택하는 단계
    를 포함하는 주기적인 샘플링 방법.
  11. 제 9항에 있어서,
    상기 훼어리 급수를 탐색하는 단계가
    i) Ft/Fs의 양쪽 경계를 이루는 훼어리 급수의 인접한 두 값을 찾
    기 위해 훼어리 급수의 미디언트 트래버스 탐색을 수행하는 단계;
    ii) P, Q, K의 정수 값들 중 적어도 하나가 미리 정해진 제한 범위 내에 있
    는 특정 훼어리 급수항을 만날 때까지 상기 인접한 두 값보다 점진적으로
    크고 작은 훼어리 급수의 수에 대한 수평 트래버스 탐색을 수행하는 단계;
    및
    iii) P/Q값으로 특정 훼어리 급수값을 선택하는 단계
    를 포함하는 주기적인 샘플링 방법.
  12. 주파수 FMCLK를 갖는 입력 클록 신호에 응답하여 주파수 Ft의 입력 신호를 디지타이징 하는 방법에 있어서,
    a) Ft/FMCLK의 근사치를 갖는 훼어리 급수 중에서 훼어리 급수항 P/Q(P와 Q
    는 서로 소임)를 찾아 선택하기 위한 제한된 차수의 훼어리 급수를 탐색하
    는 단계;
    b) Q의 정수 인수 Qi를 계산하는 단계;
    c) 주기적인 타이밍 신호를 산출하기 위해 상기 클록 신호 입력을
    K=Q*J/Qi(J는 0보다 큰 정수임)인 정수로 주파수 분할하는 단계; 및
    d) 상기 타이밍 신호로 제어되는 속도로 상기 입력 신호를 디지타이징하는
    단계
    를 포함하는 디지타이징 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2331645B (en) * 1997-11-21 2001-07-25 Ericsson Telefon Ab L M Signal processing
US6477553B1 (en) * 1999-01-13 2002-11-05 Philip Druck Measurement scale for non-uniform data sampling in N dimensions
JP2001027652A (ja) * 1999-07-13 2001-01-30 Teratec:Kk コヒーレント・サンプリング方法と装置
JP3569275B2 (ja) * 2000-05-29 2004-09-22 株式会社アドバンテスト サンプリングデジタイザ、その方法及びサンプリングデジタイザを備えた半導体集積回路試験装置
US7957525B2 (en) * 2003-10-31 2011-06-07 Ntt Docomo, Inc. Encryption and signature schemes using message mappings to reduce the message size
US7265694B2 (en) * 2004-03-25 2007-09-04 Texas Instruments Incorporated System and method for successive approximation
US7353126B1 (en) * 2004-12-20 2008-04-01 Credence Systems Corporation Method of determining coherent test conditions
US7285946B2 (en) * 2005-02-07 2007-10-23 Lecroy Corporation Pattern trigger in a coherent timebase
US20060177018A1 (en) * 2005-02-07 2006-08-10 Lecroy Corporation Coherent interleaved sampling
JP5064663B2 (ja) * 2005-06-16 2012-10-31 大日本印刷株式会社 書類管理システム
US8554815B1 (en) * 2006-11-09 2013-10-08 Applied Micro Circuits Corporation Frequency generation using a single reference clock and a primitive ratio of integers
JP2013185876A (ja) * 2012-03-06 2013-09-19 Mega Chips Corp 電流測定装置
US10333696B2 (en) 2015-01-12 2019-06-25 X-Prime, Inc. Systems and methods for implementing an efficient, scalable homomorphic transformation of encrypted data with minimal data expansion and improved processing efficiency
US10020968B1 (en) 2015-03-18 2018-07-10 National Technology & Engineering Solutions Of Sandia, Llc Coherent radar receiver that comprises a sigma delta modulator
US11496232B1 (en) 2021-05-03 2022-11-08 Nihon Kohden Digital Health Solutions, Inc. Waveform synchronization system for data received from a network

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589763A (en) * 1995-05-16 1996-12-31 Texas Instruments Incorporated Coherent undersampling digitizer for use with automatic field test equipment

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