KR20000066954A - Method of manufacturing DRAM device - Google Patents
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Abstract
Description
본 발명은 디램 소자의 제조방법에 관한 것으로, 특히, 오버레이 마크 및 정렬 마크가 형성되는 프레임(Frame) 영역에 스토리지 전극용 도전막의 일부가 잔류되는 것을 방지하기 위한 디램 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a DRAM device, and more particularly, to a method of manufacturing a DRAM device for preventing a portion of a conductive film for a storage electrode from remaining in a frame region in which an overlay mark and an alignment mark are formed.
디램(Dynamic Random Access Memory) 소자는 하나의 트랜지스터와 하나의 캐패시터를 갖는 단위 셀들로 구성된다. 여기서, 캐패시터는 스토리지 전극과 플레이트 전극으로 각각 불리우는 두 개의 전극들 사이에 유전체막이 개재되어 있는 구조로서, 그 용량은 클수록 좋다.A DRAM (Dynamic Random Access Memory) device is composed of unit cells having one transistor and one capacitor. Here, the capacitor has a structure in which a dielectric film is interposed between two electrodes, which are called storage electrodes and plate electrodes, respectively.
캐패시터의 용량은, 주지된 바와 같이, 전극들간의 거리에 반비례하고, 전극의 면적과 유전체막의 유전상수 값의 곱에 비례한다. 따라서, 캐패시터의 용량(이하, 캐패시턴스라 칭함)을 증가시키기 위해서는 전극들간의 거리를 줄이거나, 전극의 면적을 넓히거나, 또는, 유전상수 값이 큰 유전체막을 사용해야 한다.The capacitance of the capacitor, as is well known, is inversely proportional to the distance between the electrodes and is proportional to the product of the area of the electrode and the dielectric constant value of the dielectric film. Therefore, in order to increase the capacitance of the capacitor (hereinafter, referred to as capacitance), it is necessary to use a dielectric film having a large dielectric constant or reducing the distance between the electrodes, increasing the area of the electrodes.
그런데, 전극들간의 거리를 줄이는 것은 그 한계가 있으므로, 캐패시턴스를 향상시키기 위해서는 유전상수 값이 큰 유전체막을 사용하거나, 또는, 전극 면적을 넓혀야만 한다. 예를들어, 핀(Fin) 구조, 스택(Stack) 구조, 및, 원통(Cylinder) 구조 등의 구조로 제작된 캐패시터는 전극 면적을 넓혀 캐패시턴스를 증대시킨 경우이다. 여기서, 실린더 구조는 비교적 간단한 공정으로 고용량의 캐패시터를 제조할 수 있는 장점이 있다.However, reducing the distance between the electrodes is limited, so in order to improve the capacitance, a dielectric film having a large dielectric constant value or a large electrode area must be used. For example, a capacitor made of a structure such as a fin structure, a stack structure, and a cylindrical structure is a case where the capacitance is increased by increasing the electrode area. Here, the cylinder structure has the advantage of manufacturing a high capacity capacitor in a relatively simple process.
도 1은 종래 기술에 따라 제작된 디램 소자를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하도록 한다.1 is a cross-sectional view showing a DRAM device manufactured according to the prior art, with reference to this will be described a manufacturing method.
도시된 바와 같이, 반도체 기판(1) 상에 수 개의 워드라인들(2)이 형성되고, 제1층간 절연막(3)이 상기 워드라인들(2) 및 반도체 기판(1)을 덮도록 형성된다. 여기서, 도시되지는 않았으나, 워드라인(2) 양측의 기판(1) 부분에는 제1 및 제2접합영역이 형성되어 있다. 공지된 식각 공정 및 도전막의 매립 공정을 통해, 워드라인들(2) 사이의 제1층간 절연막(3) 부분에 제1콘택 플러그(4)가 형성된다. 여기서, 제1콘택 플러그(4)는 반도체 소자의 크기가 작아지면서, 비트라인 콘택 또는 스토리지 노드 콘택의 높은 종횡비(Aspect Ratio)와 정렬 여유도의 감소를 극복하기 위하여 형성되는 것으로서, 이러한 제1콘택 플러그(4)에 의해 접합영역들과 후속 공정에서 형성되는 비트라인 및 스토리지 전극간의 콘택이 용이하게 된다.As shown, several word lines 2 are formed on the semiconductor substrate 1, and a first interlayer insulating film 3 is formed to cover the word lines 2 and the semiconductor substrate 1. . Although not shown, first and second junction regions are formed in portions of the substrate 1 on both sides of the word line 2. Through a known etching process and a filling process of a conductive film, a first contact plug 4 is formed on a portion of the first interlayer insulating film 3 between the word lines 2. Here, the first contact plug 4 is formed to overcome the high aspect ratio and reduction of alignment margin of the bit line contact or the storage node contact as the size of the semiconductor device decreases. The plug 4 facilitates contact between the junction regions and the bit line and storage electrode formed in a subsequent process.
제1층간 절연막(3) 상에 상기 제1콘택 플러그(4)를 통하여 제1접합영역, 예컨데, 드레인 영역과 콘택되는 비트라인(5)이 형성되고, 제2층간 절연막(6)이 상기 비트라인(5) 및 제1층간 절연막(3) 상에 형성된다. 공지된 식각 공정 및 도전막의 매립 공정을 통해, 상기 제2층간 절연막(6) 내에 제1콘택 플러그(4)와 콘택되는 제2콘택 플러그(7)가 형성된다. 상기 제2콘택 플러그(7)는 제2접합영역, 예컨데, 소오스 영역과 후속 공정에서 형성되는 스토리지 전극간의 콘택이 용이하게 이루어지도록 하기 위하여 형성되는 것이다.A bit line 5 is formed on the first interlayer insulating layer 3 through the first contact plug 4 to contact a first junction region, for example, a drain region, and a second interlayer insulating layer 6 is formed on the bit. It is formed on the line 5 and the first interlayer insulating film 3. Through a known etching process and a filling process of the conductive film, a second contact plug 7 is formed in the second interlayer insulating film 6 to be in contact with the first contact plug 4. The second contact plug 7 is formed to facilitate contact between the second junction region, for example, the source region and the storage electrode formed in a subsequent process.
실린더 구조의 캐패시터를 형성하기 위하여, 전체 상부에 희생 산화막(8)이 형성되고, 공지된 식각 공정에 의해, 상기 희생 산화막(8)에 제2콘택 플러그(7) 및 이에 인접된 제2층간 절연막(6) 부분을 노출시키는 콘택홀(9)이 형성된다. 그리고 나서, 스토리지 전극용 도전막의 전면 증착 및 상기 도전막에 대한 식각 공정이 수행되는 것에 의해, 콘택홀(9)의 내벽에 제1 및 제2콘택 플러그(4, 7)를 통해 소오스 영역과 콘택되는 스토리지 전극(10)이 형성된다.In order to form a capacitor having a cylindrical structure, a sacrificial oxide film 8 is formed on the entire upper portion, and a second contact plug 7 and a second interlayer insulating film adjacent to the sacrificial oxide film 8 are formed by a known etching process. (6) A contact hole 9 exposing the portion is formed. Then, the entire surface deposition of the conductive film for the storage electrode and the etching process for the conductive film are performed, so that the source region and the contact are formed on the inner wall of the contact hole 9 through the first and second contact plugs 4 and 7. The storage electrode 10 is formed.
이후, 도시되지는 않았지만, 희생산화막의 제거 공정과, 유전체막과 플레이트 전극용 도전막의 증착 공정, 및, 상기 플레이트 전극용 도전막 및 유전체막의 식각 공정이 순차적으로 수행되는 것에 의해 캐패시터가 형성된다.Subsequently, although not shown, a capacitor is formed by sequentially removing the sacrificial oxide film, depositing the dielectric film and the conductive film for the plate electrode, and etching the conductive film and the dielectric film for the plate electrode.
그러나, 상기와 같은 디램 소자를 제작함에 있어서, 비트라인 콘택 또는 스토리지 노드 콘택의 높은 종횡비와 정렬 여유도의 감소를 극복하기 위하여 콘택 플러그를 구비시키게 되면, 여러가지 정렬 패턴들, 예컨데, 오버레이 마크 및 얼라인 마크 등이 구비되는 프레임(Frame) 영역에서 상기 콘택 플러그에 의한 단차가 발생되고, 이러한 단차에 의해 프레임 영역에서 스토리지 전극용 도전막이 완전히 제거되지 않고, 상기 스토리지 전극용 도전막의 일부가 리프팅(Lifting)된 상태로 잔류됨으로써, 제작·완료된 디램 소자에서 상기 프레임 영역에 잔류된 도전막으로 인하여, 도전 라인들간의 단락과 같은 결함이 발생되는 문제점이 있다.However, in fabricating the DRAM device as described above, when the contact plug is provided to overcome the high aspect ratio of the bit line contact or the storage node contact and the reduction of the alignment margin, various alignment patterns, for example, overlay marks and aligns, are provided. A step caused by the contact plug is generated in a frame area having an in mark or the like, and the step is not completely removing the conductive electrode for the storage electrode from the frame area, and a part of the conductive film for the storage electrode is lifted. ), There is a problem that defects such as short circuits between the conductive lines are generated due to the conductive film remaining in the frame region in the fabricated and completed DRAM device.
도 2 및 도 3은 제1 및 제2콘택 플러그에 의해 발생된 단차로 인하여 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면으로서, 도 2는 제1콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면이고, 도 3은 제2콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면이다. 여기서, 도면부호 20a 및 20b는 프레임 영역에 잔류된 스토리지 전극용 도전막이고, 그 이외의 도면부호는 도 1에서와 동일하다.2 and 3 illustrate a state in which a portion of the conductive film for a storage electrode remains in the frame region due to a step generated by the first and second contact plugs. FIG. FIG. 3 is a view showing a state in which a part of the storage electrode conductive film remains, and FIG. 3 is a view illustrating a state in which a portion of the storage electrode conductive film remains in the frame region by the second contact plug. Here, reference numerals 20a and 20b denote conductive films for storage electrodes remaining in the frame region, and the other reference numerals are the same as in FIG.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 콘택 플러그의 형성으로 인하여, 프레임 영역에서 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a DRAM device for preventing a conductive film for a storage electrode from remaining in a frame region due to the formation of a contact plug. .
도 1은 종래 기술에 따라 제작된 디램 소자를 도시한 단면도.1 is a cross-sectional view showing a DRAM device manufactured according to the prior art.
도 2는 제1콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면.FIG. 2 is a view showing a state in which a part of the conductive film for a storage electrode remains in the frame region by the first contact plug. FIG.
도 3은 제2콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막의 일부가 잔류된 상태를 보여주는 도면3 is a view showing a state in which a part of the conductive film for a storage electrode remains in a frame region by a second contact plug;
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도.4A to 4E are cross-sectional views illustrating a method of manufacturing a DRAM device according to a first embodiment of the present invention.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도.5A to 5E are cross-sectional views illustrating a method of manufacturing a DRAM device according to a second exemplary embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 반도체 기판 22,25 : 도전막 패턴21 semiconductor substrate 22,25 conductive film pattern
23 : 제1층간 절연막 24,27 : 콘택 플러그23: first interlayer insulating film 24, 27: contact plug
26 : 제2층간 절연막 28 : 희생 산화막26: second interlayer insulating film 28: sacrificial oxide film
30 : 스토리지 전극용 도전막30: conductive film for storage electrode
상기와 같은 목적을 달성하기 위한 본 발명의 디램 소자의 제조방법은, 디램 셀들이 형성되는 셀 영역과, 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자에서, 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 상기 프레임 영역에서 발생된 단차로 인하여, 상기 셀 영역에 스토리지 전극을 형성하는 동안에 상기 프레임 영역에서 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서, 반도체 기판 상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴의 상부면 중심 부분을 노출시키도록, 상기 반도체 기판 및 도전막 패턴 상에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제1층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 전체 상부에 제2층간 절연막, 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함한다.In the DRAM device manufacturing method of the present invention for achieving the above object, in the DRAM device including a cell region in which the DRAM cells are formed, and a frame region in which the alignment mark is formed, a high level of storage electrode contact and bit line contact; Due to the step generated in the frame region by contact plugs formed to prevent a reduction in aspect ratio and alignment margin, the conductive film for the storage electrode is prevented from remaining in the frame region while the storage electrode is formed in the cell region. A method of manufacturing a DRAM device, the method comprising: forming a conductive film pattern on a semiconductor substrate; Forming a first interlayer insulating film on the semiconductor substrate and the conductive film pattern to expose a central portion of the upper surface of the conductive film pattern; Forming a contact plug on the first interlayer insulating film and the conductive film pattern; Polishing the contact plug by a chemical mechanical polishing process until the first interlayer insulating film is exposed; Sequentially forming a second interlayer insulating film, a sacrificial oxide film, and a conductive film for a storage electrode on the whole; And removing the conductive film for the storage electrode by a chemical mechanical polishing process.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 디램 소자의 제조방법은, 디램 셀들이 형성되는 셀 영역과, 정렬 마크가 형성되는 프레임 영역을 포함하는 디램 소자에서, 스토리지 전극 콘택의 높은 종횡비와 정렬 여유도의 감소를 방지하기 위하여 형성시키는 콘택 플러그에 의해 상기 프레임 영역에서 발생된 단차로 인하여, 상기 셀 영역에 스토리지 전극을 형성하는 동안에 상기 프레임 영역에서 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 디램 소자의 제조방법으로서, 반도체 기판 상에 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 상에 도전막 패턴을 형성하는 단계; 상기 도전막 패턴의 상부면 중심 부분을 노출시키도록, 상기 제1층간 절연막 및 도전막 패턴 상에 제2층간 절연막을 형성하는 단계; 상기 제2층간 절연막 및 도전막 패턴 상에 콘택 플러그를 형성하는 단계; 상기 제2층간 절연막이 노출될 때까지, 상기 콘택 플러그를 화학적기계연마 공정으로 연마하는 단계; 전체 상부에 희생 산화막 및 스토리지 전극용 도전막을 순차적으로 형성하는 단계; 및 화학적기계연마 공정으로 상기 스토리지 전극용 도전막을 제거하는 단계를 포함한다.In addition, the DRAM device manufacturing method of the present invention for achieving the above object, in the DRAM device including a cell region in which the DRAM cells are formed, and a frame region in which the alignment mark is formed, the high aspect ratio of the storage electrode contact and To prevent the conductive film for the storage electrode from remaining in the frame region while forming the storage electrode in the cell region due to a step generated in the frame region by a contact plug formed to prevent a reduction in alignment margin. A method of manufacturing a DRAM device, comprising: forming a first interlayer insulating film on a semiconductor substrate; Forming a conductive film pattern on the first interlayer insulating film; Forming a second interlayer insulating film on the first interlayer insulating film and the conductive film pattern to expose a central portion of the upper surface of the conductive film pattern; Forming a contact plug on the second interlayer insulating film and the conductive film pattern; Polishing the contact plug by a chemical mechanical polishing process until the second interlayer insulating film is exposed; Sequentially forming a sacrificial oxide film and a conductive film for a storage electrode on the entire upper portion; And removing the conductive film for the storage electrode by a chemical mechanical polishing process.
본 발명에 따르면, 프레임 영역에 도전막 패턴을 형성하고, 아울러, 콘택 플러그에 대한 CMP 공정을 수행하기 때문에, 프레임 영역에서 상기 콘택 플러그의 형성에 기인된 단차를 제거시킬 수 있으며, 이에 따라, 프레임 영역에서 스토리지 전극용 도전막이 잔류되는 것을 방지할 수 있다.According to the present invention, since the conductive film pattern is formed in the frame region and the CMP process for the contact plug is performed, the step caused by the formation of the contact plug in the frame region can be eliminated. It is possible to prevent the conductive film for the storage electrode from remaining in the region.
이하, 첨부된 도면에 의거하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도이다. 여기서, 본 발명의 제1실시예는 제1콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 것으로, 설명의 편의상 프레임 영역에 대해서만 도시하고, 설명한다.4A to 4E are cross-sectional views illustrating a method of manufacturing a DRAM device according to a first embodiment of the present invention. Here, the first embodiment of the present invention is for preventing the conductive film for the storage electrode from remaining in the frame region by the first contact plug. For convenience of description, only the frame region is illustrated and described.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 도전막 패턴(22)을 형성한다. 여기서, 도전막 패턴(22)은 셀 영역에 형성되는 워드 라인과 동시에 형성시킨 것으로서, 일반적으로, 프레임 영역에는 상기 도전막 패턴(22)을 형성하지 않지만, 본 발명의 실시예에서는 후속 공정에서 형성되는 콘택 플러그, 예컨데, 도 2에서처럼 제1콘택 플러그(4)를 형성하는 것으로 인하여, 프레임 영역에서 단차가 발생되는 것을 방지하기 위하여, 상기 콘택 플러그가 형성될 부분에 도전막 패턴(22)을 형성시킨다. 이때, 도전막 패턴(22)은 후속 공정에서 형성되는 콘택 플러그 보다 더 넓게 형성함으로써, 상기 콘택 플러그의 형성시에 정렬 여유도가 향상되도록 한다. 이어서, 도전막 패턴(22) 및 반도체 기판(21) 상에 제1층간 절연막(23)을 형성하고, 상기 도전막 패턴(22)의 상부면 중심 부분이 노출되도록, 상기 제1층간 절연막(23)을 패터닝한다.First, as shown in FIG. 4A, the conductive film pattern 22 is formed on the semiconductor substrate 21. Here, the conductive film pattern 22 is formed at the same time as the word line formed in the cell region. In general, the conductive film pattern 22 is not formed in the frame region. However, in the embodiment of the present invention, the conductive film pattern 22 is formed in a subsequent process. To form a contact plug, for example, the first contact plug 4 as shown in FIG. 2, in order to prevent a step from occurring in the frame region, a conductive film pattern 22 is formed in a portion where the contact plug is to be formed. Let's do it. At this time, the conductive film pattern 22 is formed to be wider than the contact plug formed in a subsequent process, so that the alignment margin can be improved when the contact plug is formed. Subsequently, a first interlayer insulating film 23 is formed on the conductive film pattern 22 and the semiconductor substrate 21, and the first interlayer insulating film 23 is formed so that the central portion of the upper surface of the conductive film pattern 22 is exposed. Pattern).
다음으로, 도 4b에 도시된 바와 같이, 노출된 도전막 패턴(22) 및 제1층간 절연막(23) 상에 콘택 플러그(24)를 형성한다. 이때, 콘택 플러그(24)는 도전막 패턴(22)과 제1층간 절연막(23)간의 단차 보다는 두껍게 형성한다.Next, as shown in FIG. 4B, a contact plug 24 is formed on the exposed conductive film pattern 22 and the first interlayer insulating film 23. In this case, the contact plug 24 is formed thicker than the step between the conductive film pattern 22 and the first interlayer insulating film 23.
이어서, 도 4c에 도시된 바와 같이, 제1층간 절연막(23)이 노출될 때까지, 공지된 화화적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 콘택 플러그(24)를 연마함으로써, 표면 평탄화를 얻는다. 한편, 경우에 따라서는 CMP 공정시에 콘택 플러그(24)의 두께 보다 연마량을 많이 할 수도 있다.Then, as shown in FIG. 4C, by polishing the contact plug 24 by a known chemical mechanical polishing (CMP) process until the first interlayer insulating film 23 is exposed, Obtain surface planarization. In some cases, the polishing amount may be larger than the thickness of the contact plug 24 in the CMP process.
여기서, 종래에는 스토리지 전극 콘택 및 비트라인 콘택의 높은 종횡비와 정렬 여유도의 감소를 극복하기 위하여 형성시키는 콘택 플러그로 인하여 프레임 영역에서 표면 단차가 발생되지만, 본 발명의 실시예에서는 도전막 패턴(22)의 형성과 상기 콘택 플러그(24)에 대한 CMP 공정을 수행하는 것으로 인하여, 상기 콘택 플러그(24)의 형성에 기인된 프레임 영역에서의 단차는 제거된다.Here, in the related art, the surface step is generated in the frame region due to the contact plug formed to overcome the high aspect ratio and the reduction of the alignment margin of the storage electrode contact and the bit line contact, but in the embodiment of the present invention, the conductive film pattern 22 ) And the CMP process for the contact plug 24 eliminate the step in the frame region due to the formation of the contact plug 24.
다음으로, 도 4d에 도시된 바와 같이, 전체 상부에 제2층간 절연막(26)과 희생 산화막(28) 및 스토리지 전극용 도전막(30)을 순차적으로 형성하고, 이어서, 도 4e에 도시된 바와 같이, CMP 공정을 수행하여 상기 스토리지 전극용 도전막을 제거한다. 이때, 본 발명의 제1실시예에서는 콘택 플러그(24)의 형성으로 인하여 발생되는 단차를 미리 제거시켰기 때문에, CMP 공정을 통해 상기 스토리지 전극용 도전막을 완전히 제거시킬 수 있으며, 이에 따라, 프레임 영역에서 스토리지 전극용 도전막이 리프팅된 상태로 잔류되는 것을 방지할 수 있다.Next, as shown in FIG. 4D, the second interlayer insulating film 26, the sacrificial oxide film 28, and the storage electrode conductive film 30 are sequentially formed on the entire upper portion, and as shown in FIG. 4E. Likewise, the conductive film for the storage electrode is removed by performing a CMP process. At this time, in the first embodiment of the present invention, since the step difference caused by the formation of the contact plug 24 has been removed in advance, the conductive film for the storage electrode can be completely removed through the CMP process. The conductive film for the storage electrode can be prevented from remaining in the lifted state.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정 단면도이다. 여기서, 본 발명의 제2실시예는 제2콘택 플러그에 의해 프레임 영역에 스토리지 전극용 도전막이 잔류되는 것을 방지하기 위한 것으로, 제1실시예와 마찬가지로 설명의 편의상 프레임 영역에 대해서만 도시하고, 설명한다.5A to 5E are cross-sectional views illustrating a method of manufacturing a DRAM device according to a second exemplary embodiment of the present invention. Here, the second embodiment of the present invention prevents the conductive film for the storage electrode from remaining in the frame region by the second contact plug. As in the first embodiment, only the frame region is illustrated and described for convenience of description. .
우선, 도 5a에 도시된 바와 같이, 반도체 기판(21) 상에 제1층간 절연막(23)을 형성하고, 그런 다음, 상기 제1층간 절연막(23)의 소정 부분, 예컨데, 후속 공정에서 콘택 플러그가 형성될 부분 상에 도전막 패턴(25)을 형성한다. 여기서, 도전막 패턴(25)은 셀 영역에 형성되는 비트라인과 함께 형성시키며, 아울러, 전술한 제1실시예와 마찬가지로, 콘택 플러그 보다 더 넓게 형성함으로써, 상기 콘택 플러그의 형성시에 정렬 여유도가 향상되도록 한다. 이어서, 제1층간 절연막(23) 및 도전막 패턴(25) 상에 제2층간 절연막(26)을 형성하고, 그런 다음, 상기 제2층간 절연막(26)에 대한 식각 공정을 수행하여, 상기 도전막 패턴(25)의 중심 부분을 노출시킨다.First, as shown in FIG. 5A, a first interlayer insulating film 23 is formed on a semiconductor substrate 21, and then a predetermined portion of the first interlayer insulating film 23, for example, a contact plug in a subsequent process. The conductive film pattern 25 is formed on the part to be formed. Here, the conductive film pattern 25 is formed together with the bit line formed in the cell region, and, similarly to the first embodiment described above, is formed wider than the contact plug, so that the alignment margin can be formed when the contact plug is formed. To improve. Subsequently, a second interlayer insulating layer 26 is formed on the first interlayer insulating layer 23 and the conductive layer pattern 25, and then an etching process is performed on the second interlayer insulating layer 26 to form the conductive layer. The central portion of the film pattern 25 is exposed.
다음으로, 도 5b에 도시된 바와 같이, 노출된 도전막 패턴(25) 및 제2층간 절연막(23) 상에 콘택 플러그(27)를 형성한다. 여기서, 콘택 플러그(27)는 스토리지 전극 콘택의 높은 종횡비와 정렬 여유도의 감소를 극복하기 위하여 셀 영역에 형성시키는 제2콘택 플러그와 동시에 형성시킨 것으로, 도전막 패턴(25)과 제2층간 절연막(26)간의 단차 보다는 두껍게 형성한다.Next, as shown in FIG. 5B, a contact plug 27 is formed on the exposed conductive film pattern 25 and the second interlayer insulating film 23. Here, the contact plug 27 is formed at the same time as the second contact plug formed in the cell region in order to overcome the high aspect ratio of the storage electrode contact and the reduction of the alignment margin. The conductive plug pattern 25 and the second interlayer insulating film are formed at the same time. (26) Form thicker than the step between the liver.
이어서, 도 5c에 도시된 바와 같이, 제2층간 절연막(26)이 노출될 때까지, CMP 공정으로 상기 콘택 플러그(27)를 연마함으로써, 표면 평탄화를 얻는다. 이때, CMP 공정시에는 콘택 플러그(27)의 두께 보다 연마량을 많이 할 수도 있다. 이 결과, 도 3과 비교해서 콘택 플러그(27)에 의한 프레임 영역에서의 단차는, 전술한 바와 같이, 도전막 패턴(25)의 형성과 상기 콘택 플러그(27)에 대한 CMP 공정을 수행하는 것으로 인하여 제거된다.Then, as shown in Fig. 5C, surface planarization is obtained by polishing the contact plug 27 by a CMP process until the second interlayer insulating film 26 is exposed. At this time, during the CMP process, the polishing amount may be larger than the thickness of the contact plug 27. As a result, as compared with FIG. 3, the step difference in the frame region by the contact plug 27 is performed by the formation of the conductive film pattern 25 and the CMP process for the contact plug 27. Are removed.
다음으로, 도 5d에 도시된 바와 같이, 전체 상부에 희생 산화막(28) 및 스토리지 전극용 도전막(30)을 순차적으로 형성하고, 이어서, 도 5e에 도시된 바와 같이, CMP 공정으로 스토리지 전극용 도전막을 제거한다. 이때, 전술한 바와 같이, 도전막 패턴(25) 및 콘택 플러그(27)에 대한 CMP 공정으로, 상기 콘택 플러그(27)의 형성으로 인한 단차를 미리 제거시켰기 때문에, CMP 공정을 통해 상기 스토리지 전극용 도전막을 완전히 제거시킬 수 있으며, 이에 따라, 프레임 영역에서 스토리지 전극용 도전막이 리프팅된 상태로 잔류되는 것을 방지할 수 있다.Next, as shown in FIG. 5D, the sacrificial oxide film 28 and the conductive electrode 30 for the storage electrode are sequentially formed on the entire top, and then, as shown in FIG. 5E, the CMP process is performed for the storage electrode. The conductive film is removed. In this case, as described above, the step due to the formation of the contact plug 27 is removed in advance by the CMP process for the conductive layer pattern 25 and the contact plug 27, and thus, the CMP process is performed for the storage electrode. The conductive film can be completely removed, thereby preventing the conductive film for the storage electrode from being left in the lifted state in the frame region.
이상에서와 같이, 본 발명은 도전막 패턴의 형성 및 콘택 플러그에 대한 CMP 공정으로 상기 콘택 플러그의 형성으로 인한 단차가 미리 제거시키기 때문에, 프레임 영역에서 표면 단차에 기인하여 스토리지 전극용 도전막이 잔류되는 것을 방지할 수 있다.As described above, in the present invention, since the step due to the formation of the conductive film pattern and the contact plug is removed in advance by the CMP process for the contact plug, the conductive film for the storage electrode remains due to the surface step in the frame region. Can be prevented.
따라서, 프레임 영역에서 스토리지 전극용 도전막이 리프팅된 상태로 잔류되는 것을 방지할 수 있는 것에 기인하여, 프레임 영역에서 잔류된 스토리지 전극용 도전막으로 인한 도전 라인들간의 단락을 방지할 수 있기 때문에, 디램 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.Therefore, due to being able to prevent the conductive film for the storage electrode from being left in the lifted state in the frame region, the short circuit between the conductive lines due to the conductive film for the storage electrode remaining in the frame region can be prevented. The reliability and manufacturing yield of the device can be improved.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (4)
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Applications Claiming Priority (1)
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| KR1019990014394A KR100361530B1 (en) | 1999-04-22 | 1999-04-22 | Method of manufacturing DRAM device |
Publications (2)
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