KR100655071B1

KR100655071B1 - semiconductor device fabricating method for reducing processing steps

Info

Publication number: KR100655071B1
Application number: KR1020000073705A
Authority: KR
Inventors: 이영철; 임가순
Original assignee: 삼성전자주식회사
Priority date: 2000-12-06
Filing date: 2000-12-06
Publication date: 2006-12-08
Also published as: KR20020044701A

Abstract

작업편차를 최소화하고 공정스텝수를 줄일 수 있는 반도체 소자 제조방법이 개시된다. 그러한 제조방법은, 1스텝 DC,BC 사진식각공정을 진행하여 비트라인 스페이서에 의한 셀프 얼라인 식각의 스토리지 폴리 실린더 캐패시터를 형성하는 다마신 공정을 응용하여 비트라인과 스토리지 폴리를 얻는 것을 특징으로 한다.
Disclosed is a method of manufacturing a semiconductor device capable of minimizing work deviation and reducing the number of process steps. Such a manufacturing method is characterized by obtaining a bit line and a storage poly by applying a damascene process of performing a one-step DC, BC photolithography process to form a storage poly cylinder capacitor for self-aligned etching with a bit line spacer. .

다마신, 스토리지 폴리, 실린더, 캐패시터, 비트라인 스페이서Damascene, storage poly, cylinder, capacitor, bitline spacer

Description

Semiconductor device fabricating method for reducing processing steps

도 1내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자 제조방법을 순서대로 보인 단면도들
1 to 7 are cross-sectional views sequentially showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 작업편차를 최소화하고 제조공정의 스텝을 줄일 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of minimizing work deviations and reducing steps in the manufacturing process.

근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 메모리 반도체 등과 같은 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 메모리인 경우 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체소자는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 지속적으로 발전되고 있다. 특히 하이 퍼포먼스 디바이스를 사용자들이 요구함에 따라 반도체 소자를 보다 적은 공정스텝 으로 만드는 제조기술이 더욱 주목을 받고 있다. In recent years, with the rapid spread of information media such as computers, semiconductor devices such as memory semiconductors are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity in the case of a memory. In response to these demands, the manufacturing technology of semiconductor devices has been continuously developed to improve the degree of integration, reliability, and response speed. In particular, as users demand high-performance devices, manufacturing techniques that make semiconductor devices with fewer process steps are receiving more attention.

다이나믹 랜덤 억세스 메모리(DRAM)에서 메모리 셀을 구성하는 억세스 트랜지스터 및 캐패시터의 초기 제작부터 비트라인 폴리실리콘과 다이렉트로 접촉되는 비트라인 폴리 콘택(이하 DC)와 스토리지 폴리실리콘과 베리드 콘택으로 접촉되는 스토리지 폴리 콘택(이하 BC)간의 아이솔레이션이 중요한 사항으로 인식되어 왔다. 그러한 DC와 BC를 제조하기 위해서는 최소 2회이상의 포토리소그래피 공정이 필요하게 되는 것으로 알려져 있다. 그러나, 고집적 대용량화의 추세에 부응하여 크리티컬 디멘젼(CD)이 축소되면서 얼라인 및 식각마진이 타이트해진다. 예컨대, 디자인 룰이 0.21㎛이하인 DRAM디바이스에 있어서도, 선폭의 한계에 따라 비트라인과 스토리지 폴리 서로간의 포토 얼라인 및 드라이 에칭 마진이 거의 없게 되는 문제점이 있다. 그러한 경우에, DC와 BC의 제조를 위해 2회이상의 포토리소그래피(사진)공정을 적용하는 것은 얼라인 오차 및 식각 편차를 심하게 야기하는 요인을 초래한다. From the initial fabrication of access transistors and capacitors that make up memory cells in dynamic random access memory (DRAM), bitline poly contact (DC) and storage that are in direct contact with bitline polysilicon (SDC) and storage contacted with polysilicon and buried contacts Isolation between poly contacts (BC) has been recognized as an important issue. It is known that at least two photolithography processes are required to produce such DCs and BCs. However, in response to the trend of higher integration capacity, alignment and etching margins are tightened as the critical dimension (CD) is reduced. For example, even in a DRAM device having a design rule of 0.21 μm or less, there is a problem in that there is almost no photo alignment between the bit lines and the storage poly and dry etching margins due to the limitation of the line width. In such cases, applying two or more photolithography (photographic) processes for the production of DC and BC results in a factor that causes severe alignment errors and etch variations.

따라서, 상기한 종래의 문제를 해결할 수 있는 바람직한 기술이 요망되는 실정이다.
Therefore, there is a need for a desirable technology that can solve the above-mentioned conventional problems.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소 할 수 있는 반도체소자 제조방법을 제공함에 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device that can solve the above-mentioned conventional problems.

본 발명의 다른 목적은 제조공정을 증가함이 없이 작업편차를 최소화하고 공 정스텝수를 줄일 수 있는 반도체 소자 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which can minimize the work deviation and reduce the number of process steps without increasing the manufacturing process.

본 발명의 또 다른 목적은 한번의 사진공정으로 CD와 BC를 함께 제조할 수 있는 반도체 소자 제조방법을 제공함에 있다.Still another object of the present invention is to provide a method of manufacturing a semiconductor device capable of manufacturing CD and BC together in one photo process.

상기한 목적들을 달성하기 위하여, 반도체소자의 제조를 위한 DC와 BC의 제조방법은, 트래지스터가 형성된 기판의 상부를 덮는 층간절연막의 상부에 식각 스톱퍼로서 기능하는 질화막을 증착하고, 그 상부에 산화막을 증착하는 단계와; DC와 BC의 패턴이 함께 마스킹된 레티클을 사진식각공정의 마스크로서 이용하여 사진 및 식각공정을 행하는 단계와; 상기 DC와 BC의 개구에 폴리실리콘을 데포하고, 비트라인으로서의 금속실리사이드막 및 하드 마스크로서의 질화막을 증착한 후, 패터닝함에 의해 상기 비트라인과 콘택되는 DC와 스토리지 전극과 콘택되는 BC를 형성하는 단계를 가짐을 특징으로 한다.
In order to achieve the above objects, the manufacturing method of DC and BC for the manufacture of a semiconductor device, a nitride film serving as an etch stopper is deposited on top of an interlayer insulating film covering an upper portion of a substrate on which a transistor is formed, and an oxide film on top thereof. Depositing; Performing a photo-etching process by using a reticle masked with a pattern of DC and BC as a mask for the photo-etching process; Depositing polysilicon in the openings of the DC and BC, depositing a metal silicide film as a bit line and a nitride film as a hard mask, and then forming a BC in contact with the bit line and the storage electrode by patterning Characterized by having.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 더욱 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 DC, BC를 만들기 위하여, 산화막(24) 아래에 스토리지 폴리의 스톱퍼용 질화막(22)을 증착한 후 DC, BC의 개구의 형성을 위해 1회의 사진식각공정을 진행한 결과의 수직 프로파일(형상)을 보인 것이다. 여기서, 상기 사진식각공정의 스톱퍼로서 기능하는 질화막(22)은 약100~500Å(옹그스트롱)의 두께로 증착된다. 상기 질화막(22)위에는 산화막(24)이 증착된다. 상기 산화막(24)을 형성한 후, DC와 BC가 함께 마스킹된 레티클을 사진식각공정의 마스크로서 이용하여 사진 및 건식식각공정을 행한다. 그럼에 의해 도 1과 같은 개구를 가지는 단면형상이 얻어진다. FIG. 1 is a vertical profile of a result of one photolithography process for depositing a stopper nitride of a storage poly 22 under an oxide film 24 to form a DC, BC, and then forming an opening of a DC, BC. (Shape) is shown. Here, the nitride film 22 serving as a stopper of the photolithography process is deposited to a thickness of about 100 to 500 kPa (angstrom). An oxide film 24 is deposited on the nitride film 22. After the oxide film 24 is formed, a photo and dry etching process is performed using a reticle masked with DC and BC as a mask for the photolithography process. As a result, a cross-sectional shape having an opening as shown in FIG. 1 is obtained.

도 2는 질화막(32)을 하드 마스크로 하여 DC를 패터닝한 후의 수직 프로파일을 보인 것이다. 도 1의 결과물에 DC 및 BC 폴리실리콘 데포공정을 실시하고, 상부에 텅스텐 실리사이드막(31)을 형성한 후, 그 상부에 질화막(32)을 약300~1000Å정도로 증착한다. 상기 DC의 상부에만 상기 질화막(32)을 남게하는 사진식각공정을 실시하고 상기 질화막(32)에 덮여 있지 아니하고 노출된 텡스텐 실리사이드막(31) 및 폴리실리콘(30)을 식각공정으로 제거한다. 이에 따라, 각각의 DC가 폴리실리콘으로 서로 연결됨이 없이 독립적으로 형성되고, BC(35)는 도 2와 같은 폴리실리콘 콘택 플러그로 남게 된다. 상기 BC(35)는 메모리 셀의 스토리지 전극을 형성하는 스토리지 폴리실리콘과 억세스 트랜지스터의 소오스전극을 전기적으로 연결하는 스토리지 폴리 콘택 플러그로서 기능한다. 여기서, 상기 질화막(32)의 증착 두께는 스토리지 전극의 제조시에 소모되는 질화막 소모량에 따라 상당부분 결정되어진다. 즉, 스토리지 전극을 실린더 형태로 식각시 질화막의 소모가 발생되는 것이다. 또한, 증착 두께의 결정시 텡스텐 실리사이드막과의 아이솔레이션 마진 등이 고려된다. 2 shows a vertical profile after patterning DC using the nitride film 32 as a hard mask. DC and BC polysilicon depot processes are performed on the resultant of FIG. 1, a tungsten silicide film 31 is formed on the upper portion, and the nitride film 32 is deposited on the upper portion of about 300 to 1000 kPa. The photolithography process is performed to leave the nitride film 32 only on the upper portion of the DC, and the exposed tungsten silicide film 31 and the polysilicon 30 that are not covered with the nitride film 32 are removed by the etching process. Accordingly, each DC is formed independently without being connected to each other by polysilicon, and BC 35 is left as a polysilicon contact plug as shown in FIG. The BC 35 functions as a storage poly contact plug for electrically connecting the storage polysilicon forming the storage electrode of the memory cell and the source electrode of the access transistor. Here, the deposition thickness of the nitride film 32 is determined in large part according to the amount of nitride film consumed in manufacturing the storage electrode. That is, when the storage electrode is etched in the form of a cylinder, the nitride film is consumed. In addition, in determining the deposition thickness, an isolation margin with a tungsten silicide film and the like is considered.

도 3은 셀프얼라인(자기 정렬)된 스토리지 폴리를 만들기 위해 도 2에서 만들어진 비트라인 폴리에 질화막을 데포지션 후 스페이서 에치를 한 후의 수직 프로파일을 보인 것이다. 도 3을 참조하면, 도 4의 공정에서 스토리지 폴리의 형성을 위한 실린더 산화막 에칭시 비트라인과의 아이솔레이션 확보를 위하여 비트라인(33)에 질화막 데포 및 스페이서 드라이 에칭을 한다. 이에 따라, 비트라인(33)은 스페이서 형태의 질화막(34)에 의해 상, 좌, 우로 둘러 쌓인 형태가 됨을 알 수 있다. FIG. 3 shows a vertical profile after depositing a spacer film after deposition of a nitride film on the bitline poly made in FIG. 2 to create a self-aligned storage poly. Referring to FIG. 3, in the process of FIG. 4, a nitride film depot and a spacer dry etching are performed on the bit line 33 to secure the isolation with the bit line when etching the cylinder oxide layer for forming the storage poly. Accordingly, it can be seen that the bit line 33 is formed to be surrounded by top, left, and right by the nitride film 34 having a spacer shape.

도 4는 층간 절연막인 ILD막질로서 산화막(26)을 전면적으로 데포지션한 후 질화막(34)에 대한 선택적 에칭을 통하여 셀프 얼라인 콘택 에칭을 한 후 도 5의 스토리지 폴리의 형성의 준비과정을 보인 도면이다. 도면에서, 원하는 만큼 스토리지 폴리의 높이가 결정되면 그 높이 만큼 층간 절연막(26)을 증착한 후 스토리지 폴리 포토 패턴을 형성하여 산화막 드라이 에처에서 실린더형 스토리지 폴리의 형상을 만들게 된다. FIG. 4 illustrates the preparation of the formation of the storage poly of FIG. 5 after self-aligning contact etching through selective etching of the nitride film 34 after the entire deposition of the oxide film 26 as an ILD film, which is an interlayer insulating film. Drawing. In the drawing, when the height of the storage poly is determined as desired, the interlayer insulating film 26 is deposited by the height, and then the storage poly photo pattern is formed to form the shape of the cylindrical storage poly in the oxide dry etcher.

도 5는 도 4에서 형성된 개구 내부에 스토리지 전극을 형성하는 폴리실리콘(40)을 데포지션한 후에 다시 개구의 내외부를 산화막 또는 포토레지스트막으로 채운 형태를 보여준다. 스토리지 폴리(40)를 전면적으로 약 500~3000Å의 두께로 데포한 후 산화막을 다시 실린더 홀에 채우고, CMP 혹은 드라이 에치백 공정을 진행하여 산화막(26)의 상부에 위치된 폴리실리콘 막(40)을 제거한다. 그러면 도 6과 같은 단면이 된다. 도 6은 상부 폴리를 제거하기 위해 CMP 또는 PR에치백 공정을 진행한 후의 형태를 보여준다. FIG. 5 shows a form in which the polysilicon 40 forming the storage electrode is formed in the opening formed in FIG. 4 and then filled the inside and the outside of the opening with an oxide film or a photoresist film. Deposition the storage poly 40 to a thickness of about 500 ~ 3000Å over the entire surface, and then fill the oxide film in the cylinder hole again, CMP or dry etch back process proceeds to the polysilicon film 40 located on the oxide film 26 Remove it. Then, it becomes a cross section like FIG. Figure 6 shows the shape after the CMP or PR etch back process to remove the upper poly.

도 7은 캐패시터를 구성하기 위해 스토리지 폴리와 대향되는 상대 전극인 플레이트 폴리를 증착할 준비를 하기 위하여 산화막(26)을 습식식각한 후의 스토리지 폴리(40)의 형태를 보여준다. 상기 질화막(22)을 식각시의 스토퍼로 이용하여 층간절연막(26)을 습식식각으로 제거하여 원하는 실린더형 캐패시터를 완성한다. 여기 서, 실린더 형태를 이루는 스토리지 폴리의 표면적의 변형(비트라인 스페이서)계산에 따라 스토리지 폴리의 높이와 두께, 그리고 크리티컬 디멘젼이 변경될 수 있음은 물론이다. FIG. 7 shows the shape of the storage poly 40 after wet etching the oxide layer 26 to prepare for depositing a plate poly, the counter electrode opposite the storage poly, to form a capacitor. Using the nitride film 22 as a stopper for etching, the interlayer insulating film 26 is removed by wet etching to complete a desired cylindrical capacitor. Here, the height, thickness, and critical dimension of the storage poly may be changed by calculating the deformation (bitline spacer) of the surface area of the storage poly having a cylindrical shape.

상기한 바와 같이, 사진공정을 1회만 실시하여 DC와 BC를 만들고 서로간의 얼라인 마진을 레티클의 DC와 BC의 절대적 거리치로 보상하는 본 발명에 따르면, DC와 BC를 제조시 사진공정을 2회이상 실시하였던 종래의 경우에 비해, 얼라인 및 크리티컬 디멘젼에 대한 작업편차가 최소화된다. 또한 동일한 제품의 효과를 만족하면서도 사진공정을 1스텝을 제거함에 따라, 확산, 습식, 계측, 드라이 에칭, 검사 등의 주변공정들이 그에 따라 스킵(skip)되어, 제조공정이 간단해지고 제조의 시간이 단축된다. 그러므로, 매우 높은 생산성 향상을 도모할 수 있게 된다. As described above, according to the present invention, the DC and BC are made by performing the photographic process only once, and the alignment margin between each other is compensated by the absolute distance value of the DC and BC of the reticle. Compared with the conventional case, which has been implemented, the working deviation for the alignment and critical dimension is minimized. In addition, by satisfying the effect of the same product and eliminating one step of the photo process, peripheral processes such as diffusion, wet, measurement, dry etching, and inspection are skipped accordingly, which simplifies the manufacturing process and reduces the time for manufacturing. It is shortened. Therefore, a very high productivity improvement can be attained.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, DC와 BC의 사진공정 이후의 공정 및 공정조건을 변경하거나, 각 공정단계에서 행하는 레서피(recipe)를 사안에 따라 적절히 변화시킬 수 있음은 물론이다.
Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can. For example, the process and process conditions after the photo process of DC and BC can be changed, or the recipe performed in each process step can be changed suitably according to a case.

상기한 바와 같이, 사진공정을 1회만 실시하여 DC와 BC를 만드는 본 발명에 따르면, 제조공정내에서 발생될 수 있는 작업편차를 최소화하고, 확산 습식, 계측, 드라이 에칭검사등등의 주변공정들의 스킵을 하여 생산성 향상을 도모할 수 있는 효과가 있다.

As described above, according to the present invention which performs DC and BC by performing the photographic process only once, it minimizes the work deviation that may occur in the manufacturing process and skips peripheral processes such as diffusion wet, measurement, dry etching inspection, and the like. This has the effect of improving productivity.

Claims

In the manufacturing method of DC and BC for the manufacture of semiconductor devices:

Depositing a nitride film functioning as an etch stopper on top of the interlayer insulating film covering the top of the substrate on which the transistor is formed, and depositing an oxide film on the top;

Performing a photo-etching process by using a reticle masked with a pattern of DC and BC as a mask for the photo-etching process;

Depositing polysilicon in the openings of the DC and BC, depositing a metal silicide film as a bit line and a nitride film as a hard mask, and then forming a BC in contact with the bit line and the storage electrode by patterning Method characterized by consisting of.

The method of claim 1, wherein the side of the DC and the patterned metal silicide film and nitride film are surrounded by nitride spacers to make a self-aligned storage polysilicon electrode in a later process.

The method of claim 1, wherein the nitride film on the interlayer insulating film is used as a stopper layer in forming a damascene storage polysilicon electrode.

In the method of manufacturing a semiconductor device:

A semiconductor manufacturing method for obtaining a bit line and a storage polysilicon electrode of a semiconductor memory through a damascene process by self-aligned etching by bit line spacers after performing one-step DC and BC photo etching.

The method of claim 4, wherein the photo patterning is performed in one step when manufacturing the DC and BC, and a one step DC and BC reticle mask is used.

5. The method of claim 4, wherein about 100 to 500 microns of nitride film is deposited on the lower portion of the ILD as a stopper of the damascene process and a stopper of the wet etching process of the ILD.

5. A method according to claim 4, wherein a nitride film and a nitride film spacer as a hard mask are formed on the bit line.