KR20000061744A

KR20000061744A - 듀티사이클 보정회로

Info

Publication number: KR20000061744A
Application number: KR1019990011026A
Authority: KR
Inventors: 박성만
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2000-10-25
Also published as: KR100298457B1

Abstract

본 발명은 클럭발생기에 관한 것으로 출력클럭을 보정부에 피드백시켜 인에이블 트랜지스터에 흐르는 정전류를 방지하여 안정된 50%의 듀티비를 갖는 듀티사일클에 적당한 듀티사이클 보정회로에 관한 것으로, 입력클럭을 반전시키는 제1 CMOS인버터, 상기 제1 CMOS인버터의 출력클럭을 반전시키는 제2 CMOS인버터, 상기 제2 CMOS인버터의 출력클럭을 입력받아 제1,제2 보정전압(Vcp,Vcn)을 발생시키는 보정전압발생부, 상기 제2 CMOS인버터의 피드백 신호와 제1 보정전압을 각각 게이트신호로 제공받아 상기 제1 CMOS인버터의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제1 보정부, 상기 제2 CMOS인버터의 피드백 신호와 제2 보정전압을 각각 게이트신호로 제공받아 상기 제1 CMOS인버터의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제2 보정부를 포함하여 이루어짐을 특징으로 한다.

Description

듀티사이클 보정회로{DUTY CYCLE CORRECTION CIRCUIT}

본 발명은 클럭발생회로에 관한 것으로 특히, 50% 의 듀티비를 갖는 듀티사이클이 안정된 보정범위에서 동작하는데 적당한 듀티사이클 보정회로에 관한 것이다.

일반적으로 PLL(Phase locked loop)과 DLL(Delay locked loop)은 온칩 클럭 버퍼링 딜레이를 없애고 입출력 타이밍 마진을 향상시키기 위해 사용되며, DLL은 지터(jitter)특성이 좋고 스테이블하여 비교적 간단하기 때문에 클럭합성이 불필요한 경우 PLL대신 사용된다.

또한 DLL은 아날로그방식 또는 디지탈방식으로 구현할 수 있는데 아날로그방식이 일반적으로 지터(jitter)특성이 더 좋고 레이아웃면적과 전력소비가 더 적은 반면, 디지탈방식은 더 간단하므로 쉽게 설계할 수 있으며 전원전압이 더 낮아도 되는 차이가 있다.

그리고 디지탈클럭 신호는 전원전압(Vdd)과 접지전압(Vss) 사이의 전압값을 갖는 펄스의 순차적 발생으로써 펄스의 폭(W) 및 주기(T)를 가지며 비율 W/T는 듀티비를 나타내고 클럭신호는 상승천이와 하강천이의 두가지 경우를 가질 수 있다.

한편 디지탈클럭의 듀티사이클은 일반적으로 퍼센티지(%)로 나타내며 하이 (high)와 로우(low) 포션(portion)이 같은 파형 즉 50% 듀티비를 갖는 듀티사이클이 요구된다.

이하 첨부된 도면을 참조하여 종래 듀티사이클 보정회로에 관하여 설명하면 다음과 같다.

도 1 은 종래의 디지탈 DLL을 나타낸 블럭도로서, 위상 스플리터(phase-splitter), 제1, 제2 딜레이체인(delay chain)(11a,11b), EOCD(end of cycle dete- ctor), 카운터/상태제어로직 및 셀렉션 로직부, 듀얼 제1 멀티플렉서 및 듀티사이클 보정회로(12a), 블렌더 회로(blender circuit), 제2 멀티플렉서 및 듀티사이클 보정회로(12b), 필터(filter), 위상검출기(phase detector), 듀티사이클 에러 검출부로 구성된다.

여기서 종래의 디지탈 DLL은 CMOS인버터로 이루어진 제1,제2 딜레이체인 (11a,11b)을 이용하는데 이러한 딜레이 체인(11a,11b)은 클럭 신호가 인버터단을 거침에 따라 듀티비가 가변하므로 듀티사이클 보정회로(12a,12b)가 필요하다.

도 2 는 종래의 듀티사이클 보정회로를 나타낸 회로도로서, 입력클럭을 반전시키는 제1 CMOS인버터(21)와, 상기 제1 CMOS인버터(21)의 출력을 반전시키는 제2 CMOS인버터(22)와, 게이트단자에 제1 보정전압(Vcp)이 인가되고 소스단자에 전원전압(Vdd)이 공급되며 드레인단자에 상기 제1 CMOS인버터(21)의 출력단이 연결된 PMOS(23)와, 게이트단자에 제2 보정전압(Vcn)이 인가되고 소스단자에 접지단이 연결되며 드레인단자에 상기 제1 CMOS인버터(21)의 출력단이 연결된 NMOS(24)와, 상기 제2 CMOS인버터(22)의 출력클럭을 입력받아 제1,제2 보정전압을 발생하는 보정전압발생부(25)로 구성된다.

상기와 같이 구성된 종래의 듀티사이클 보정회로의 동작에 대해 첨부도면 도 3a 내지 도 3c 를 참조하여 설명하면 다음과 같다.

도 3a 에 도시된 바와 같이 입력클럭(clk_in)의 듀티비가 50% 일 때는 제1 보정전압은 Vdd에 이르는 값이 되고 제2 보정전압(Vcn)은 Vss에 근사되어 NMOS(24)와 PMOS(23)가 차단되므로 출력클럭은 50% 듀티비를 유지한다.

도 3b 에 도시된 바와 같이, 입력클럭의 듀티비가 50% 이하일 때는 제2 보정전압이 Vss에서 상승하고 제1 보정전압이 Vdd에 근사된 값을 유지하므로 PMOS(23)는 차단되며 NMOS(24)는 턴온된다.

이어 입력클럭이 하이에서 로우로 천이할 때 제1 CMOS인버터(21)는 출력을 로우에서 하이로 천이시키려고 하지만 NMOS(24)가 노드 X 를 로우상태로 유지하고 있으므로 상승천이 딜레이구간(31)이 길어지게 된다.

한편 입력클럭의 듀티비가 50% 이상일 때는 제1 보정전압이 Vdd에서 하강하고 제2 보정전압이 Vss에 근사하므로 NMOS(24)는 차단되며 PMOS(23)는 턴온된다.

이어 입력클럭이 로우에서 하이로 천이할 때 제1 CMOS인버터(21)는 출력을 하이에서 로우로 천이시키려고 하지만 PMOS(23)가 노드 X 를 하이상태로 유지하고 있으므로 하강천이 딜레이구간(32)이 길어지게 된다.

즉 노드 X 의 상승천이 구간(31)과 하강천이 구간(32)이 턴온된 트랜지스터로 인해 더 딜레이되어 출력클럭에 대한 듀티비가 50%로 보정된다.

여기서 상기 항상 턴온되는 트랜지스터로 인해 전원전압에서 접지단자로 정전류가 흐르게 되고, 상기 정전류에 의해 발생되는 전압은 출력클럭의 △V만큼의 진폭을 감소시킨다.

그러나 상기와 같은 종래의 듀티사이클 보정회로는 듀티비 50% 를 벗어났을 때 매사이클의 반주기동안 턴온된 트랜지스터에 정전류가 계속 흐르게 되는 문제점이 있다.

또한 입력클럭의 듀티비 50% 에서 많이 차이가나면 그만큼 제1 보정전압이나 제2 보정전압이 변동하여 노드 X 의 레벨이 일정하지 않기 때문에 출력클럭이 불안정하게 동작하고 듀티사이클 보정 범위가 넒지 않다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 출력클럭을 보정부에 피드백시켜 턴온되는 트랜지스터에 흐르는 정전류를 방지하여 듀티비 50%를 갖는 안정된 듀티사이클을 발생하는데 적당한 듀티사이클 보정회로를 제공하는데 그 목적이 있다.

도 1 은 일반적인 디지탈 DLL을 나타낸 구성 블럭도

도 2 는 종래의 듀티사이클 보정회로를 나타낸 회로도

도 3a 내지 도 3c 는 도 2 의 동작을 나타낸 파형도

도 4 는 본 발명에 따른 듀티사이클 보정회로를 나타낸 회로도

도 5a 내지 도 5c는 도 4 의 동작을 나타낸 파형도

도 6 은 도 4 의 보정전압범위를 나타낸 도면

*도면의 주요부분에 대한 부호의 설명*

30 : 제1 CMOS인버터 40 : 제2 CMOS인버터

50 : 보정전압발생부 60 : 제1 보정부

70 : 제2 보정부

상기의 목적을 달성하기 위한 본 발명에 따른 듀티사이클 보정회로는 입력클럭을 반전시키는 제1 CMOS인버터와, 상기 제1 CMOS인버터의 출력클럭을 반전시키는 제2 CMOS인버터와, 상기 제2 CMOS인버터의 출력클럭에 의해 제1 보정전압, 제2 보정전압을 발생시키는 보정전압발생부와, 상기 제2 CMOS인버터의 피드백 신호와 제1 보정전압을 입력받아 상기 제1 CMOS인버터의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제1 보정부와, 상기 제2 CMOS인버터의 피드백 신호와 제2 보정전압을 입력받아 상기 제1 CMOS인버터의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제2 보정부를 포함하여 구성됨을 특징으로 한다.

이하 본 발명에 따른 듀티사이클 보정회로에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 4 는 본 발명에 따른 듀티사이클 보정회로를 나타낸 회로도이고 도 5a 내지 도 5b는 도 4의 동작을 나타낸 파형도이며, 도 6은 도 4의 보정전압의 범위를 나타낸 도면이다.

먼저 본 발명에 따른 듀티사이클 보정회로는 입력클럭(CLK_IN)을 반전시키는 제1 CMOS인버터(30)와, 상기 제1 CMOS인버터(30)의 출력신호(Y)를 반전시키는 제2 CMOS인버터(40)와, 상기 제2 CMOS인버터(40)의 출력클럭(CLK_OUT)에 의해 제1 보정전압(Vcp), 제2 보정전압(Vcn)을 발생시키는 보정전압발생부(50)와, 상기 제2 CMOS인버터(40)의 출력클럭의 피드백 신호(Z)와 제1 보정전압을 입력받아 상기 제1 CMOS인버터(30)의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제1 보정부(60)와, 상기 제2 CMOS인버터(40)의 출력클럭의 피드백 신호(Z)와 제2 보정전압을 입력받아 상기 제1 CMOS인버터(30)의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제2 보정부(70)로 구성된다.

여기서 상기 제1 보정부(60)는 상기 제1 CMOS인버터(30)의 출력단(Y)에 드레인단자가 연결되고 게이트단자에 제1 보정전압이 입력되는 제1 PMOS(61)와, 상기 제1 PMOS(61)의 소스단자에 드레인단자가 연결되고 소스단자에 Vdd가 공급되며 게이트단자에 상기 제2 CMOS인버터(40)의 출력클럭(Z)이 피드백되어 인가되는 제2 PMOS(62)로 구성된다.

그리고 상기 제2 보정부(70)는 상기 제1 CMOS인버터(30)의 출력단(Y)에 드레인단자가 연결되고 게이트단자에 제2 보정전압이 입력되는 제1 NMOS(71)와, 상기 제1 NMOS(71)의 소스단자에 드레인단자가 연결되고 접지단에 소스단자가 연결되며 게이트단자에 상기 제2 CMOS인버터(40)의 출력클럭(C)이 피드백되어 인가되는 제2 NMOS(72)로 구성된다.

상기와 같이 구성된 본 발명에 따른 듀티사이클 보정회로의 동작에 대하여 첨부도면 도 5a 내지 도 5c, 도 6 을 참조하여 설명하면 다음과 같다.

도 5a 에 도시된 바와 같이, 입력클럭(CLK_IN)의 듀티비가 50% 일 때 제1 보정전압은 Vdd-Vtp에 이르고 제2 보정전압은 Vtn에 근사한 값을 가지므로 제1 PMOS(61), 제1 NMOS(71)가 차단 상태를 유지하게 되어 출력클럭(CLK_OUT)에 대한 듀티비 50% 를 유지한다.

여기서 Vtp는 제1 PMOS(61)의 문턱전압이고, Vtn은 제1 NMOS(71)의 문턱전압이며 Vdd는 제1 PMOS(61)의 소스단자에 공급되는 전원전압을 나타낸다.

도 5b 에 도시된 바와 같이, 입력클럭의 듀티비가 50% 이하일 때 제1 보정전압이 Vdd까지 듀티비차이만큼 상승하므로 제1 PMOS(61)는 차단되고 제2 보정전압이 Vtn에서 상승하므로 제1 NMOS(71)는 턴온된다.

이어 입력클럭이 하이에서 로우로 천이할 때 상기 제1 CMOS인버터(31)는 클럭을 로우에서 하이로 천이시키려고 하지만 제1 NMOS(71)와 제2 NMOS(72)가 노드 Y를 로우상태로 유지하고 있으므로 상승천이 딜레이 구간(51)이 길어지게 된다.

이어 제2 CMOS인버터(32)는 상기 노드 Y 에서 보정된 클럭을 하이에서 로우로 천이하고, 출력클럭을 제2 NMOS(72)의 게이트단자에 피드백시켜 상기 제2 NMOS (72)를 차단시키므로써 접지단으로의 전류 패스가 단락되므로 턴온된 제1 NMOS(71)에 정전류가 흐르지 않는다.

여기서 노드 Y 에서의 상승천이 딜레이 구간(51)이 커지게 되므로 제2 CMOS인버터(40)의 출력클럭의 하이 구간이 늘어나 듀티비 50% 로 보정되고, 출력클럭의 피드백신호에 의해 노드 Y 가 Vdd까지 빠르게 상승하므로 출력클럭의 천이구간이 완만해지는 것을 방지한다.

도 5c 에 도시된 바와 같이, 입력클럭의 듀티비가 50% 이상일 때 제1 보정전압이 Vdd-Vtp에서 듀티비 차이만큼 내려가고 제2 보정전압이 Vss까지 하강하므로 제1 PMOS(61)는 턴온되고 제1 NMOS(71)는 차단된다.

이어 입력클럭이 로우에서 하이로 천이할 때 상기 제1 CMOS인버터(30)는 클럭을 하이에서 로우로 천이시키려고 하지만 제1 PMOS(61)와 제2 PMOS(62)가 노드 Y를 하이상태로 유지하고 있으므로 하강천이 딜레이구간(52)이 길어지게 된다.

이어 제2 CMOS인버터(40)는 노드 Y 에서 보정된 클럭을 로우에서 하이로 천이시키고 상기 제2 CMOS인버터(40)의 출력클럭을 제2 PMOS(62)의 게이트단자에 피드백시켜 상기 제2 PMOS(62)를 차단시키므로 턴온된 제1 PMOS(61)에 정전류가 흐르지 않는다.

여기서 노드 Y 에서의 하강천이 딜레이 구간(52)이 커지게 되므로 제2 CMOS인버터(40)의 출력클럭의 하이 구간이 늘어나 듀티비 50% 로 보정되고 상기 제2 CMOS인버터의 피드백신호에 의해 노드 Y가 빠르게 Vss까지 하강하므로 천이구간이 완만해지는 것을 방지한다.

도 6에 도시된 바와 같이, 제1 보정전압은 듀티비 50%일 때 Vdd-Vtp에 근사되는 값을 갖고 50%이하일 때 Vdd-Vtp에서 Vdd까지 상승하며, 50%이상일 때 Vdd-Vtp에서 듀티비 차이만큼 하강한다.

또한 제2 보정전압은 듀티비 50%일 때 Vtn에 근사되는 값을 갖고 50%이하일 때 Vtn에서 듀티비 차이만큼 상승하며, 50%이상일 때 Vtn에서 Vss까지 하강한다.

이상에서 상술한 바와같이 본 발명에 따른 듀티사이클 보정회로는 듀티비가 50% 에서 많이 차이날 경우 듀티비 보정범위를 넓게함으로써 안정적으로 동작을 할 수 있으며, 또한 출력클럭을 피드백시켜 턴온된 트랜지스터에 흐르는 정전류의 경로를 차단하므로써 전력소모를 감소시킬 수 있는 효과가 있다.

Claims

입력클럭을 반전시키는 제1 CMOS인버터와,

상기 제1 CMOS인버터의 출력클럭을 반전시키는 제2 CMOS인버터와,

상기 제2 CMOS인버터의 출력클럭을 입력받아 제1 보정전압, 제2 보정전압을 선택적으로 발생시키는 보정전압발생부와,

상기 제2 CMOS인버터의 피드백 신호와 상기 제1 보정전압을 각각 게이트신호로 입력받아 상기 제1 CMOS인버터의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제1 보정부와,

상기 제2 CMOS인버터의 피드백 신호와 상기 제2 보정전압을 각각 게이트신호로 입력받아 상기 제1 CMOS인버터의 출력클럭에 대한 듀티비를 선택적으로 보정하는 제2 보정부를 포함하여 구성됨을 특징으로 하는 듀티사이클 보정회로.
제 1 항에 있어서,

상기 제1 보정부는 상기 제1 CMOS인버터의 출력단에 드레인단자가 연결되고 게이트단자에 제1 보정전압이 입력되는 제1 PMOS와,

상기 제1 PMOS의 소스단자에 드레인단자가 연결되고 소스단자에 외부전원이 인가되며 게이트단자에 상기 제2 CMOS인버터의 출력클럭이 피드백 신호로 입력되는 제2 PMOS로 구성됨을 특징으로 하는 듀티사이클 보정회로.
제 1 항에 있어서,

상기 제2 보정부는 상기 제1 CMOS인버터의 출력단에 드레인단자가 연결되고 게이트단자에 제2 보정전압이 입력되는 제1 NMOS와,

상기 제1 NMOS의 소스단자에 드레인단자가 연결되고 소스단자가 접지단에 연결되며 게이트단자에 상기 제2 CMOS인버터의 출력클럭이 피드백 신호로 입력되는 제2 NMOS로 구성됨을 특징으로 하는 듀티사이클 보정회로.