KR20000060524A - 감쇄회로 - Google Patents
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Abstract
본 발명은 새로운 감쇄회로를 이용하여 종래 보다 넓은 감쇄 범위를 제어할 수 있는 감쇄회로에 관한 것이다. 이와 같은 본 발명에 따른 감쇄회로는 직렬로 연결된 적어도 두개 이상의 트랜지스터와, 상기 트랜지스터 사이에 연결되는 게이트단과 소스 단이 공통으로 접속된 공통-소스 트랜지스터로 구성된다. 따라서, 종래와 비슷한 하드웨어 구성을 유지하면서도 종래 보다 넓은 감쇄 범위로 제어할 수 있다.
Description
본 발명은 감쇄회로에 관한 것으로서, 특히 공통 소스 트랜지스터를 이용하여 감쇄 범위(range)를 넓히기에 적당하도록 한 감쇄회로에 관한 것이다.
일반적으로 감쇄회로는 입력신호를 원하는 양만큼 감쇄시켜 출력시키는 역할을 한다. 이러한 감쇄회로는 전자회로의 여러 분야에 폭 넓게 적용될 수 있으며, 특히, 디지털 셀룰러/피시에스(Cellular/PCS:Personal Communication System)를 기반으로 한 이동 통신 시스템의 송수신단에서는 수신신호의 진폭을 일정하게 조정하기 위하거나, 출력신호를 조정하기 위하여 이득 제어를 해야한다.
예를 들어, 수신단에서는 수신신호의 세기값(Received Signal Strength Indicator :RSSI)과 CDMA 복조장치에서 공급하는 기준값(RSSI-REF)을 같게 함으로써 수신전력이 변하더라도 기저대역 신호가 일정한 레벨이 유지되도록 조정한다. 또한, 송신부에서는 수신부에서 얻은 자동 이득 제어 전압을 이용하여 송신 출력을 조정한다. 이러한 제어값을 이용하여 이득 제어를 조절할 수 있는 증폭기가 자동 이득 제어용 증폭기이다.
이러한 자동 이득 제어용 증폭기는 크게 증폭기의 드레인 전류를 조정하여 이득을 제어하는 방식과, 증폭기와 증폭기에 구비되는 감쇄기를 다중 단(Multi-stage)으로 연결하는 방식으로 구분 할 수 있다. 여기서, 다중 단(Multi-stage)으로 연결하는 방식을 이용하는 자동 이득 제어용 증폭기는 설계자가 요구하는 이득 제어 범위에 따라 증폭기와 감쇄기를 몇 단으로 할 것인지를 결정한다.
도 1은 이와 같은 다중 단(Multi-stage)으로 연결하는 방식을 이용하는 자동 이득 제어용 증폭기에 적용되는 일반적인 감쇄 회로도이다.
도 1을 참조하면, 만일 사용자가 자동 이득 제어 전압(Vagc)을 증가시키도록 제어하면 트랜지스터(Q2)의 드레인-소스간 전류가 증가한다. 이러한 결과로 Ids*R1 만큼의 전압 강하(Voltage Drop)가 증가하게된다. 이것은 트랜지스터(Q2)의 드레인 단에서 전압 강하를 야기한다. 따라서, 트랜지스터(Q1)에서의 게이트 전압이 줄어들게 되고, 또한 트랜지스터(Q1)의 드레인-소스간 전류가 줄어들게 되어 그 만큼의 감쇄가 증가하게 된다. 도 1에서는 하나의 감쇄회로만을 보였지만 트랜지스터(Q1,Q2)의 전압-전류 특성과 저항(R1,R2)에 의해서 감쇄되는 양과 조정될 전압 범위가 결정되는데 세밀한 이득 제어를 위하여 자동 이득 제어 전압단(Vagc)에 별도의 감쇄회로를 구성시켜야한다.
따라서, 하나의 자동 이득 제어용 증폭기에서 넓은 범위 내에서 세밀한 이득 제어를 위해서는 여러 개의 감쇄회로를 사용하여야 되기 때문에 전체적인 하드웨어 복잡성이 증가된다. 이러한, 요인은 경박단소형의 추세인 통신 기기 또는 전자 기기의 제품 경향에 걸맞지 않는 요인이 된다.
본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 본 발명에 따른 새로운 감쇄회로를 이용하여 종래 보다 넓은 감쇄 범위를 제어할 수 있는 감쇄회로를 제공하기 위한 것이다.
본 발명의 다른 목적은 감쇄회로가 장착되는 장치의 특성에 따라 감쇄 영역을 가변시켜 조정할 수 있는 감쇄회로를 제공하기 위한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 감쇄회로는 직렬로 연결된 적어도 두개 이상의 트랜지스터와, 상기 트랜지스터 사이에 연결된 적어도 1개 이상의 공통-소스 트랜지스터로 구성된다.
도 1은 일반적인 감쇄회로도.
도 2는 본 발명에 따른 감쇄회로도.
도 3은 본 발명의 일 실시 예에 따른 감쇄 레벨을 나타낸 그래프.
*도면의 주요부분에 대한 부호의 설명*
Q1-Q5 : 트랜지스터 R1,R2 : 저항
Vcc : 바이어스 전압 Vagc : 자동 이득 제어 전압
이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 감쇄 회로도이다.
도 2를 참조하면, 본 발명에 따른 감쇄회로는 직렬로 연결된 트랜지스터(Q1) 및 트랜지스터(Q2)와, 두 트랜지스터들(Q1,Q2) 사이에 연결된 공통-소스 트랜지스터(Q3)와, 공통-소스 트랜지스터(Q3)와 병렬로 연결된 공통-소스 트랜지스터들(Q4-Q5)로 구성된다.
여기서, 공통-소스 트랜지스터(Q3)의 게이트 단에는 트랜지스터(Q1)의 소스 전류가 제공되며, 공통-소스 트랜지스터(Q4,Q5)는 감쇄 범위를 가변적으로 넓히기 위하여 트랜지스터(Q3)에 병렬로 연결된다.
또한, 바이어스 전압(Vcc)은 트랜지스터(Q1,Q2)의 드레인단과 트랜지스터(Q3)의 드레인단에 각각 연결되어 있고, 트랜지스터(Q1,Q2)의 게이트단에는 자동 이득 제어 전압이 각각 인가된다.
이와 같이 구성된 감쇄회로의 동작을 도 2 내지 도 3을 참조하여 설명하면 다음과 같다.
사용자가 트랜지스터(Q1),(Q2)의 게이트단에 인가되는 자동 이득 제어 전압(Vagc)을 증가시키면, 트랜지스터(Q1),(Q2)의 드레인-소스 전류는 증가하게 된다. 이때 트랜지스터(Q1)에 흐르는 드레인-소스 전류가 증가하게되면, 트랜지스터(Q3)의 게이트단에서의 전류원이 증가된다. 이 트랜지스터(Q3)의 게이트 전류가 증가하게되면 트랜지스터(Q3)의 드레인-소스간 전류도 증가하게되며, 결국 트랜지스터(Q2)의 드레인단에 흐르는 전류는 감소하게 되므로 감쇄량은 증가하게 된다.
여기서, 트랜지스터(Q3)에 병렬로 트랜지스터(Q4,Q5)를 연결하게 되면 결국 트랜지스터(Q2)의 드레인-소스에 흐르는 전류가 감소하므로 감쇄량은 증가하게 된다.
아래의 표1은 일본 미쓰비시에서 제작한 트랜지스터(GaAs FET MGF2415A)에 바이어스 전압(Vcc) 5V를 인가하여 본 발명에 따른 감쇄회로를 테스트한 결과를 보인 것이다.
| Vagc(V) | Q1 소스 전류(mA) | Q3 게이트 전압(V) | Q2 드레인 전류 (mA) |
| -2 | 13.7 | 0.68 | -32.7 |
| -1.8 | 16.7 | 0.83 | -34.1 |
| -1.6 | 19.7 | 0.96 | -35.5 |
| -1.4 | 22.8 | 1.2 | -36.9 |
| -1.2 | 25.9 | 1.3 | -38.2 |
| -1 | 29.1 | 1.45 | -39.6 |
| -0.8 | 32.3 | 1.6 | -41.1 |
| -0.6 | 35.5 | 1.77 | -42.4 |
| -0.4 | 36.7 | 1.94 | -43.8 |
| -0.2 | 41.9 | 2.1 | -45.1 |
표 1을 참조하면, 이상에서 설명한 본 발명의 실시 예의 내용과 일치할 뿐만 아니라 도 3에 나타낸 본 발명의 시뮬레이션에 따른 감쇄 레벨을 나타낸 그래프와도 서로 일치하는 것을 알 수 있다.
도 3에서, 100으로 표시된 그래프는 도 1에 도시된 일반적인 감쇄회로의 감쇄레벨을 보인 것이고, 200으로 표시되는 그래프는 도 2에 도시된 본 발명에 따른 감쇄회로의 감쇄 레벨을 보인 것이다. 그러나, 도 2에서는 트랜지스터(Q4)(Q5)의 동작은 반영이 되지 않은 것이다. 도 3에서 300으로 표시되는 그래프는 트랜지스터(Q4)(Q5)의 동작을 반영한 감쇄회로의 감쇄 레벨을 보인 것이다.
도 3에서 알 수 있는 바와 같이, 그래프 200은 그래프 100 보다 감쇄 범위가 넓어지는 것을 알 수 있으며, 그래프 300은 그래프 100보다 감쇄 범위가 더욱 넓어지는 것을 알 수 있다.
따라서, 종래 기술과 같이 세밀한 이득 제어를 위하여 자동 이득 제어 전압단(Vagc)에 별도의 감쇄회로를 구성시킬 필요가 없다.
이상의 설명에서와 같은 본 발명에 따르면, 트랜지스터를 이용한 T형의 감쇄회로 중에서 감쇄 범위의 제어가 가장 우수한 효과가 있다. 또한, 본 발명에 따른 감쇄회로가 적용되는 장치의 감쇄 특성에 따라 감쇄 범위를 가변적으로 조정할 수 있기 때문에 매우 안정된 신호를 제공한다. 따라서, 이러한 감쇄회로가 장착된 통신장치의 수신단에서는 수신 전력이 변하더라도 매우 안정된 기저 대역신호를 제공할 수 있으며, 송신단에서도 수신단에서 얻어지는 자동 이득 제어 전압을 이용하여 보다 안정된 출력 신호를 전송할 수 있다.
또한, 본 발명은 통신 분야뿐만 아니라 텔레비전, 비디오, 컴퓨터 등의 각종 가전제품 등의 분야에 적용하여 동일한 효과를 볼 수 있다.
Claims (4)
- 직렬로 연결된 적어도 두개 이상의 트랜지스터와,상기 트랜지스터 사이에 연결된 적어도 1개 이상의 공통-소스 트랜지스터로 구성되는 것을 특징으로 하는 감쇄회로.
- 제 1항에 있어서, 상기 공통-소스 트랜지스터의 게이트단에는 상기 직렬로 연결된 트랜지스터중 하나의 트랜지스터의 소스 전류가 제공되는 것을 특징으로 하는 감쇄회로.
- 제 1항에 있어서, 상기 공통-소스 트랜지스터가 두개 이상인 경우는 병렬로 연결되는 것을 특징으로 하는 감쇄회로.
- 제 1항에 있어서, 상기 직렬로 연결된 트랜지스터중 하나의 트랜지스터의 게이트단에 자동 이득 제어 전압이 인가되는 것을 특징으로 하는 감쇄회로.
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