KR20000059697A - 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명의 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법은, 반도체 기판의 활성 영역을 둘러싸는 소자 분리막을 형성하는 단계와, 활성 영역상에 게이트 절연막을 형성하는 단계와, 게이트 절연막상에 게이트 전극을 형성하는 단계와, 게이트 전극의 표면을 산화하는 단계와, 게이트 전극을 이온 주입 마스크막으로 불순물 이온들을 주입하여 저농도 소스 및 드레인 영역을 형성하는 단계와, 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 스페이서와 소자 분리막 사이의 게이트 절연막을 제거하는 단계와, 게이트 절연막이 제거된 반도체 기판의 표면 및 게이트상에 선택적으로 실리콘막을 형성하는 단계와, 실리콘막의 표면을 산화시켜 산화막을 형성하는 단계, 및 산화막을 이온 주입 완충막으로 불순물 이온들을 주입하여 얕은 접합을 갖는 고농도 소스 및 드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 점점 증가함에 따라 소자를 구성하는 중요한 요소중의 하나인 모스 전계 효과 트랜지스터(MOSFET)의 면적도 점점 작아지고 있다. 모스 전계 효과 트랜지스터의 면적이 점점 작아짐에 따라 소스와 드레인 사이에서의 펀치스루(punch-through) 현상에 의해 발생되는 숏-채널(short-channel) 효과는 스위칭 기능 및 전력 소모와 같은 소자의 특성들을 열화시킨다.
일반적으로 LDD(Lightly Doped Drain) 구조를 채용하거나, 또는 소스 영역 및 드레인 영역을 얕게 형성함으로써 숏-채널 효과를 억제할 수 있다고 알려져 있다. 그러나 LDD 구조를 채용하는 경우에 숏-채널 효과를 억제하는데 있어서 한계가 있는데, 예컨대 0.35㎛ 이하의 소자에서는 숏-채널 효과가 억제되지 않는다는 문제가 있다. 그리고 얕은 접합을 형성하는 방법에 있어서는 소스/드레인 영역과 소스/드레인 전극용 금속 배선과의 접촉 저항을 줄이기 위하여, 소스/드레인 영역상에 금속 실리사이드을 형성하는데, 이 실리사이드를 형성하기 과정에서 실리콘 기판의 표면 일정 부분이 소모되어 공핍 영역과 금속 실리사이드 사이의 간격이 좁아진다는 문제가 있다. 이와 같이 공핍 영역과 금속 실리사이드 사이의 간격이 좁아지게 되면 누설 전류가 쉽게 발생된다. 이를 해결하기 위해서는 금속 실리사이드의 두께를 감소시켜야 하지만, 이 경우에는 소스/드레인 영역과 금속 실리사이드 사이의 접촉 저항이 높아지게 되며, 후속 공정인 컨택 홀 형성 공정에서 금속 실리사이드가 전부 식각되거나 그 두께가 얇아져서 저항이 더욱 증가된다는 문제점이 있다.
따라서 상기와 같은 문제점들을 해결하기 위하여, 최근에는 상승된 소스/드레인(elevated source/drain)을 갖는 모스 전계 효과 트랜지스터를 제조하기 위한 방법들이 제안된 바 있다. 이와 같은 방법들은 폴리실리콘 패드를 이용하거나 선택적 에피택셜 성장법을 이용하여 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터를 제조하는 방법들이다.
그런데 폴리실리콘 패드를 사용하는 경우에는 공정수가 증가하여 그 제조 비용이 높아진다는 문제가 있으며, 선택적 에피택셜 성장법을 이용하는 경우에는 실리콘막을 선택적으로 형성시키는 과정에서 선택비 손실에 의하여 실리콘 이외의 위치에 아일랜드 형태의 실리콘막들이 형성되어서 후속 공정인 금속 실리사이드 형성 공정에서 게이트 전극과 소스/드레인 사이의 전기적 단락을 발생시킨다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 금속 실리사이드 공정에서 게이트와 소스/드레인 사이의 전기적 단락 발생을 억제하면서 간단한 공정법을 사용하여 얕은 접합을 가지는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법을 제공하는데 있다.
도 1 내지 도 6은 본 발명에 따른 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10...실리콘 기판 11...소자 분리막
12...게이트 절연막 13...게이트 전극
14...산화막 15, 24...소스 영역
16, 25...드레인 영역 17...게이트 스페이서
18...실리콘막 19...폴리실리콘막
20...아일랜드 형태의 실리콘막 21...제1 산화막
22...제2 산화막 23...제3 산화막
26...금속 전극층
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법은, 반도체 기판의 활성 영역을 둘러싸는 소자 분리막을 형성하는 단계; 상기 활성 영역상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 표면을 산화하는 단계; 상기 게이트 전극을 이온 주입 마스크막으로 불순물 이온들을 주입하여 저농도 소스 및 드레인 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계: 상기 스페이서와 상기 소자 분리막 사이의 상기 게이트 절연막을 제거하는 단계; 상기 게이트 절연막이 제거된 반도체 기판의 표면 및 상기 게이트상에 선택적으로 실리콘막을 형성하는 단계; 상기 실리콘막의 표면을 산화시켜 산화막을 형성하는 단계: 및 상기 산화막을 이온 주입 완충막으로 불순물 이온들을 주입하여 얕은 접합을 갖는 고농도 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 산화막을 제거하는 단계; 및 상기 산화막이 제거되어 노출된 실리콘막 및 실리콘층상에 금속 실리사이드를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 실리콘막을 형성하는 단계는 고진공 화학 기상 증착법을 사용하여 형성하되, 압력 10-80torr, 온도 700-850℃의 상태에서 Si2H2Cl2, H2및 HCl 가스를 소스 가스로 사용하여 형성할 수 있거나, 또는 고진공 화학 기상 증착법을 사용하여 형성하되, 압력 2-80mtorr, 온도 550-700℃의 상태에서 Si2H6가스와 Cl 가스를 소스 가스로 사용하여 형성할 수도 있다.
상기 실리콘막을 선택적으로 형성하는 단계 및 상기 실리콘막의 표면을 산화시키는 단계는 동일 챔버내에서 인-사이츄로 수행하는 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다.
도 1 내지 도 6은 본 발명에 따른 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 기판(10)상에 활성 영역(A)을 한정하는 소자 분리막(11)을 형성한다. 활성 영역(A)은 소자 분리막(11)에 의해 고립된다. 일반적으로 소자 분리막(11)은 LOCOS(Local Oxidation of Silicon)법을 사용하지만 트렌치 소자 분리 등과 같은 다른 방법들을 사용할 수도 있다. LOCOS법을 사용하는 경우에는 먼저 활성 영역(A)이 산화되는 것을 방지하기 위하여 활성 영역(A)의 실리콘 기판(10)상에 예컨대 질화실리콘막 패턴을 형성하고, 이 질화실리콘막 패턴을 성장 저지 마스크로 하여 실리콘 기판(10)상에 소자 분리막(11)인 필드 산화막을 성장시킨다. 이어서 상기 활성 영역(A)의 실리콘 기판(10)상에 게이트 절연막(12)을 형성한다. 게이트 절연막(12)의 두께는 20-1000Å이 되도록 하고, 그 종류는 SiON, SiO2등의 절연막 또는 절연막의 적층 구조도 가능하다.
도 2를 참조하면, 도 1의 구조체 전면에 게이트 전극용 도전층을 적층한 후에 패터닝하여 게이트 전극(13)을 형성한다. 게이트 전극(13)은 폴리실리콘을 사용하여 형성하지만, 경우에 따라서는 은, 저매니움 또는 폴리실리콘 저매니움 합금을 사용하여 형성시킬 수도 있다. 이어서 게이트 전극(13)의 표면을 산화시켜 얇은 산화막(14)을 형성시킨다. 게이트 전극(13)의 표면을 산화시킨 후에는 게이트 전극(13)을 이온 주입 마스크로 저농도의 불순물 이온들을 주입하여 저농도 소스 영역(15) 및 저농도 드레인 영역(16)을 형성한다. 여기서 저농도 소스 영역(15)과 저농도 드레인 영역(16)을 형성하기 위하여 2-30KeV의 저에너지를 사용하여 1×1013-1×1014/㎤의 주입 농도로 불순물 이온들을 주입시킨다.
도 3을 참조하면, 도 2의 구조체 전면에 스페이서 형성용 절연막을 침적한 후에 에치 백 공정을 수행하여 게이트 전극(13) 측벽에 게이트 스페이서(17)를 형성한다. 게이트 스페이서(17)는 질화실리콘막 또는 실리콘 산화막으로 형성시킬 수 있다. 그리고 소자 분리막(11)과 게이트 스페이서(17) 사이의 게이트 절연막(12)을 제거한다. 이어서, 소자 분리막(11)과 게이트 스페이서(17) 사이의 실리콘 기판(10)상과 게이트 전극(13)상에 선택적으로 실리콘을 성장시켜 실리콘막을 형성한다. 이때 실리콘 기판(10)상에는 실리콘막(18)이 형성되고, 폴리실리콘막을 사용하여 형성된 게이트 전극(13)상에는 폴리실리콘막(19)이 형성된다. 상기 실리콘막(18) 및 폴리실리콘막(19)은 저압 화학 기상 증착법을 사용하여 형성할 수도 있고, 고 진공 화학 기상 증착법을 사용하여 형성할 수도 있다. 저압 화학 기상 증착법을 사용하는 경우에는 압력 10-80torr, 온도 700-850℃의 상태에서 Si2H2Cl2, H2및 HCl 가스를 소스 가스로 사용하여 실리콘막(18) 및 폴리실리콘막(19)을 형성시킨다. 고 진공 화학 기상 증착법을 사용하는 경우에는 압력 2-80mtorr, 온도 550-700℃의 상태에서 Si2H6가스와 Cl 가스를 소스 가스로 사용하여 실리콘막(18) 및 폴리실리콘막(19)을 형성시킨다. 형성된 실리콘막(18)의 두께는 대략 500-1500Å이고, 폴리실리콘막(19)의 두께는 실리콘막(18)의 두께보다 더 두껍다. 이 공정 단계에서 화학 기상 증착법에서의 여러가지 공정 조건에 의한 선택적 로스(selective loss)에 의해서 실리콘 기판(10) 및 게이트 전극(13) 표면 이외의 장소에 아일랜드 형태의 실리콘막(20)들이 형성될 수 있다. 즉 소자 분리막(11) 및 게이트 스페이서(17)와 같이 실리콘막이 형성되지 않아야 할 장소에 아일랜드 형태의 실리콘막(20)들이 생성될 수 있다. 앞서 설명한 바와 같이, 이 아일랜드 형태의 실리콘막(20)들은 후속 공정인 금속 실리사이드 형성 공정에서 게이트 전극과 소스/드레인 사이를 단락시키는 중요한 원인이 되고 있다.
따라서, 도 4를 참조하면, 상기 실리콘막(18), 폴리실리콘막(19) 및 아일랜드 형태의 실리콘막(20)을 산화시킨다. 그러면, 실리콘막(18)의 표면에 제1 산화막(21)이, 폴리실리콘막(19)의 표면에 제2 산화막(22)이, 그리고 아일랜드 형태의 실리콘막(20)의 표면에는 제3 산화막(23)이 각각 형성된다. 이때 폴리실리콘막(19)의 산화 속도가 단결정 실리콘막(18)의 산화 속도보다 빠르므로 제2 산화막(22)의 두께는 제1 산화막(21)의 두께보다 더 두껍다. 한편, 후속 공정인 금속 실리사이드 형성 공정에서 게이트 전극과 소스/드레인 사이를 단락시키는 아일랜드 형태의 실리콘막(20)을 제3 산화막(23)으로 산화시킴으로써 게이트 전극과 소스/드레인 사이의 전기적 단락을 방지할 수 있다.
다음에 도 5를 참조하면, 게이트 스페이서(17)를 이온 주입 마스크로 하고, 제1 산화막(21)을 이온 주입 완충막으로 하여 고농도의 불순물 이온들을 주입시킨다. 그러면, 도시된 바와 같이 고농도의 소스 영역(24) 및 고농도의 드레인 영역(25)이 각각 형성되는데, 제1 산화막(21)을 이온 주입 완충막으로 사용하므로 얕은 소스/드레인 영역을 용이하게 형성시킬 수 있다.
다음에 도 6을 참조하면, 제1 산화막(21), 제2 산화막(22) 및 제3 산화막(23)을 제거한다. 그리고 금속 실리사이드 형성 공정을 수행한다. 즉 구체적으로 설명하면, 전면에 금속층을 적층한다. 금속층은 내화성 금속을 사용하여 형성하며, Ti, Co 또는 Ni을 사용하여 형성할 수도 있다. 다음에 N2, NH3또는 Ar 분위기에서 열처리 공정을 수행하여 실리콘막(18)과 금속층의 접합면 및 폴리실리콘막(19)과 금속층의 접합면에 실리사이드를 형성한다. 이어서 H2O2, H2SO4및 H2O 용액에서 반응되지 않는 금속층 및 질화 금속층을 제거하면, 도시된 바와 같이 필요한 금속 전극층(26)만 남게 되어 금속 실리사이드가 완성된다.
상기한 설명에서 많은 사항들이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다는 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정하여질 것이 아니고 특허청구범위에 기재된 기술적 사상에 의해 정해져야 한다.
이상의 설명에서와 같이, 본 발명에 따른 상승된 소스/드레인 영역을 갖는 모스 전계 효과 트랜지스터에 의하면, 상승된 소스/드레인 영역을 형성하기 위하여 선택적으로 실리콘층을 형성하는 과정에서 생기는 아일랜드 형태의 실리콘막을 산화시키고 나서 제거한 후에 금속 실리사이드 공정을 수행하므로 금속 실리사이드 공정중에 게이트 전극과 소스/드레인 사이의 전기적 단락을 방지할 수 있으며, 또한 실리콘막상의 산화막을 이온 주입 완충막으로 하여 불순물 이온들을 주입시킴으로써 얕은 소스/드레인 영역을 용이하게 형성시킬 수 있다.
Claims (5)
- 반도체 기판의 활성 영역을 둘러싸는 소자 분리막을 형성하는 단계;상기 활성 영역상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 표면을 산화하는 단계;상기 게이트 전극을 이온 주입 마스크막으로 불순물 이온들을 주입하여 저농도 소스 및 드레인 영역을 형성하는 단계;상기 게이트 전극의 측벽에 스페이서를 형성하는 단계:상기 스페이서와 상기 소자 분리막 사이의 상기 게이트 절연막을 제거하는 단계;상기 게이트 절연막이 제거된 반도체 기판의 표면 및 상기 게이트상에 선택적으로 실리콘막을 형성하는 단계;상기 실리콘막의 표면을 산화시켜 산화막을 형성하는 단계: 및상기 산화막을 이온 주입 완충막으로 불순물 이온들을 주입하여 얕은 접합을 갖는 고농도 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 산화막을 제거하는 단계; 및상기 산화막이 제거되어 노출된 실리콘막 및 실리콘층상에 금속 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 실리콘막을 형성하는 단계는 고진공 화학 기상 증착법을 사용하여 형성하되, 압력 10-80torr, 온도 700-850℃의 상태에서 Si2H2Cl2, H2및 HCl 가스를 소스 가스로 사용하여 형성하는 것을 특징으로 하는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 실리콘막을 형성하는 단계는 고진공 화학 기상 증착법을 사용하여 형성하되, 압력 2-80mtorr, 온도 550-700℃의 상태에서 Si2H6가스와 Cl 가스를 소스 가스로 사용하여 형성하는 것을 특징으로 하는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 실리콘막을 선택적으로 형성하는 단계 및 상기 실리콘막의 표면을 산화시키는 단계는 동일 챔버내에서 인-사이츄로 수행하는 것을 특징으로 하는 상승된 소스/드레인을 갖는 모스 전계 효과 트랜지스터의 제조 방법.
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