KR20000054967A - Method of forming contact hole in semiconductor device - Google Patents
Method of forming contact hole in semiconductor device Download PDFInfo
- Publication number
- KR20000054967A KR20000054967A KR1019990003361A KR19990003361A KR20000054967A KR 20000054967 A KR20000054967 A KR 20000054967A KR 1019990003361 A KR1019990003361 A KR 1019990003361A KR 19990003361 A KR19990003361 A KR 19990003361A KR 20000054967 A KR20000054967 A KR 20000054967A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- contact hole
- wiring layer
- layer
- wet etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000001039 wet etching Methods 0.000 claims abstract description 25
- 238000001312 dry etching Methods 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 239000010949 copper Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 11
- 239000005380 borophosphosilicate glass Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 사진 공정의 미스얼라인 마진(misalign margin)을 확보하고 콘택 저항을 감소시킬 수 있는 반도체 장치의 콘택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a contact hole in a semiconductor device capable of securing a misalign margin of a photographic process and reducing contact resistance.
반도체 집적 회로들은 일련의 마스킹 층들을 패터닝함으로써 제조되는데 연속적인 층들 상에서의 형상(feature)들은 서로 공간적인 관계를 갖는다. 따라서, 제조 공정의 한 부분으로서 각 레벨은 이전 레벨에 얼라인(align)되어야 한다. 즉, 사진 공정 중 새로 형성할 마스크의 패턴은 이전 단계에서 웨이퍼 상에 형성된 패턴에 얼라인되어야 한다. 특히, 반도체 장치가 고집적화됨에 따라 전(前 )공정 또는 후속 공정에 형성되는 패턴층과의 미스얼라인 마진이 중요한 이슈로 대두되고 있다.Semiconductor integrated circuits are fabricated by patterning a series of masking layers in which the features on successive layers have a spatial relationship with each other. Thus, as part of the manufacturing process, each level must be aligned with the previous level. That is, the pattern of the mask to be newly formed during the photographing process should be aligned with the pattern formed on the wafer in the previous step. In particular, as semiconductor devices are highly integrated, a misalignment margin with a pattern layer formed in a previous process or a subsequent process is an important issue.
한편, 반도체 집적 회로가 고집적화 및 고속화됨에 따라, 폴리실리콘과 같은 도전성 층들이 점점 다층화되고 있다. 이에 따라, 도전층들 간에 형성되는 절연층의 두께가 두꺼워져서 후속 공정에서 도전층들 간을 연결하기 위한 콘택홀을 형성할 때 과도 식각 마진이 중요해지고 있다.On the other hand, as semiconductor integrated circuits become more integrated and faster, conductive layers such as polysilicon are becoming increasingly multilayered. Accordingly, the thickness of the insulating layer formed between the conductive layers is increased, so that excessive etching margin is important when forming a contact hole for connecting the conductive layers in a subsequent process.
따라서, 전/후속 공정과의 사진 공정 미스얼라인 마진 및 식각 공정의 과도식각 마진의 2가지 모두가 매우 중요시되는 공정 단계가 발생하게 되었다. 특히, 하지층과의 전기적 연결을 위한 콘택홀을 형성할 때, 사진 공정의 미스얼라인 마진 부족과 식각 공정의 과도 식각 마진 부족이 발생하여 반도체 장치의 고집적화에 큰 장애가 되고 있다.As a result, a process step occurs in which both of the photo process misalignment margin with the pre / following process and the excessive etching margin of the etching process are very important. In particular, when forming a contact hole for electrical connection with the underlying layer, the lack of misalignment margin of the photo process and the excessive etching margin of the etching process occurs, which is a major obstacle to the high integration of the semiconductor device.
도 1 및 도 2는 종래 방법에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to a conventional method.
도 1을 참조하면, 다수의 회로 영역들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 BPSG(borophosphosilicate glass)를 도포하고 이를 리플로우(reflow)시켜 평탄화층(11)을 형성한다. 평탄화층(11)의 상부에 알루미늄(Al)과 같이 스퍼터링 방법으로 침적하는 금속, 텅스텐(W) 및 구리(Cu)와 같이 화학 기상 침적(chemical vapor deposition; CVD) 방법으로 침적하는 금속, 또는 폴리실리콘을 침적한 후, 이를 사진 및 식각 공정으로 패터닝하여 제1 배선층(12)을 형성한다.Referring to FIG. 1, a borophosphosilicate glass (BPSG) is coated on a semiconductor substrate (not shown) in which a plurality of circuit regions are formed, and reflowed to form a planarization layer 11. Metal deposited on the planarization layer 11 by sputtering method such as aluminum (Al), metal deposited by chemical vapor deposition (CVD) method such as tungsten (W) and copper (Cu), or poly After the silicon is deposited, it is patterned by photolithography and etching to form the first wiring layer 12.
이어서, 제1 배선층(12)의 상부에 BPSG를 도포하여 제1 절연층(13)을 형성한 후, 리플로우 공정에 의해 제1 절연층(13)의 표면을 평탄화킨다. 이어서, 제1 절연층(13)의 상부에 알루미늄(Al)과 같이 스퍼터링 방법으로 침적하는 금속, 텅스텐(W) 및 구리(Cu)와 같이 화학 기상 침적(CVD) 방법으로 침적하는 금속, 또는 폴리실리콘을 침적한 후, 이를 사진 및 식각 공정으로 패터닝함으로써 제2 배선층(14)을 형성한다.Subsequently, after the BPSG is applied to the upper portion of the first wiring layer 12 to form the first insulating layer 13, the surface of the first insulating layer 13 is flattened by a reflow process. Subsequently, a metal deposited by sputtering, such as aluminum (Al), or a metal, or poly, deposited by a chemical vapor deposition (CVD) method, such as tungsten (W) and copper (Cu), on the first insulating layer 13. After the silicon is deposited, the second wiring layer 14 is formed by patterning it by photo and etching processes.
제2 배선층(14)의 상부에 BPSG를 도포하여 제2 절연층(15)을 형성한 후, 리플로우 공정에 의해 제2 절연층(15)의 표면을 평탄화시킨다. 이어서, 사진 공정을 통해 제2 절연층(15)의 상부에 포토레지스트 패턴(16)을 형성하여 콘택홀이 형성될 영역을 정의한다. 포토레지스트 패턴(16)을 식각 마스크로 이용하여 제2 절연층(15)을 습식 식각한다.After the BPSG is applied on the second wiring layer 14 to form the second insulating layer 15, the surface of the second insulating layer 15 is planarized by a reflow process. Subsequently, the photoresist pattern 16 is formed on the second insulating layer 15 through a photolithography process to define a region where a contact hole is to be formed. The second insulating layer 15 is wet etched using the photoresist pattern 16 as an etching mask.
도 2를 참조하면, 포토레지스트 패턴(16)을 식각 마스크로 이용하여 제2 절연층(15) 및 제1 절연층(13)을 건식 식각함으로써 제1 배선층(12)의 표면 일 부위를 노출시키는 콘택홀(18)을 형성한다. 이어서, 도시하지는 않았으나, 콘택홀(18)이 형성된 결과물의 상부에 콘택홀(18)을 통해 제1 배선층(12)과 전기적으로 연결되는 제3 배선층을 형성한다. 제3 배선층은 알루미늄(Al)과 같이 스퍼터링 방법으로 침적하는 금속, 텅스텐(W) 및 구리(Cu)와 같이 화학 기상 침적(CVD) 방법으로 침적하는 금속, 또는 폴리실리콘으로 형성한다.Referring to FIG. 2, a portion of the surface of the first wiring layer 12 is exposed by dry etching the second insulating layer 15 and the first insulating layer 13 using the photoresist pattern 16 as an etching mask. The contact hole 18 is formed. Subsequently, although not shown, a third wiring layer electrically connected to the first wiring layer 12 through the contact hole 18 is formed on the resultant in which the contact hole 18 is formed. The third wiring layer is formed of a metal deposited by a sputtering method such as aluminum (Al), a metal deposited by a chemical vapor deposition (CVD) method such as tungsten (W) and copper (Cu), or polysilicon.
상술한 종래 방법에 의하면, 상부 배선층과 하부 배선층 사이의 절연층이 복합층 구조로 형성되는 경우에 있어서, 습식 식각 방법으로 복합층의 상부 절연층(즉, 제2 절연층)만 식각하여 콘택홀의 애스펙트비(aspect ratio)를 낮춘 후, 건식 식각 방법으로 복합층(즉, 제2 절연층과 제1 절연층)을 식각함으로써 콘택홀을 형성한다. 따라서, 안정된 구조의 콘택홀을 형성할 수 있다는 장점이 있다.According to the conventional method described above, in the case where the insulating layer between the upper wiring layer and the lower wiring layer is formed in a composite layer structure, only the upper insulating layer (ie, the second insulating layer) of the composite layer is etched by the wet etching method to form a contact hole. After lowering the aspect ratio, a contact hole is formed by etching the composite layer (ie, the second insulating layer and the first insulating layer) by a dry etching method. Therefore, there is an advantage that can form a contact hole of a stable structure.
그러나, 콘택홀에서 상부 배선층과 하부 배선층이 접촉되는 면은 건식 식각 방법에 의해 그 크기가 결정되므로, 콘택 저항의 측면에서 요구되는 접촉 면적을 얻기 위해서는 사진 공정시 형성하고자 하는 콘택홀 크기 대비 100%의 크기로 콘택홀 영역을 정의하여야 한다. 따라서, 콘택홀을 형성하기 위한 사진 공정시 하부 배선층(즉, 제2 배선층과 제1 배선층)에 대한 미스얼라인 마진이 매우 부족하여 생산성이 저하되는 문제가 발생한다. 또한, 미스얼라인 마진을 확보하기 위하여 사진 공정시 정의되는 콘택홀 영역의 크기를 줄이게 되면, 콘택홀의 접촉면 또한 감소되어 콘택 저항이 증가하는 문제가 발생한다.However, since the size of the contact surface between the upper wiring layer and the lower wiring layer in the contact hole is determined by a dry etching method, in order to obtain the required contact area in terms of contact resistance, it is 100% of the contact hole size to be formed during the photolithography process. The contact hole area must be defined by the size of. Therefore, a misalignment margin for the lower wiring layer (that is, the second wiring layer and the first wiring layer) is very insufficient in the photolithography process for forming the contact hole, resulting in a problem of low productivity. In addition, if the size of the contact hole area defined in the photolithography process is reduced to secure a misalignment margin, the contact surface of the contact hole is also reduced, resulting in an increase in contact resistance.
따라서, 본 발명의 목적은 사진 공정의 미스얼라인 마진을 확보하고 콘택 저항을 감소시킬 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of securing a misalignment margin of a photographic process and reducing a contact resistance.
도 1 및 도 2는 종래 방법에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to a conventional method.
도 3 및 도 4는 본 발명에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.3 and 4 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
102 : 평탄화층104 : 제1 배선층102 planarization layer 104 first wiring layer
106 : 제1 절연층108 : 제2 절연층106: first insulating layer 108: second insulating layer
110 : 제2 배선층112 : 제3 절연층110: second wiring layer 112: third insulating layer
114 : 포토레지스트 패턴116, 116a : 콘택홀114: photoresist pattern 116, 116a: contact hole
상기 목적을 달성하기 위하여 본 발명은, 상부 배선층과 하부 배선층을 연결하기 위한 콘택홀을 형성하는 반도체 장치의 제조 방법에 있어서, 하부 배선층의 상부에 제1 절연층을 형성하는 단계; 제1 절연층의 상부에, 제1 절연층의 습식 식각 속도보다 느린 습식 식각 속도를 갖는 제2 절연층을 형성하는 단계; 제2 절연층의 상부에, 형성하고자 하는 콘택홀의 크기보다 작게 콘택홀 영역을 정의하도록 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 이용하여 제2 절연층 및 제1 절연층을 건식 식각하여 하부 배선층을 노출시키는 콘택홀을 형성한 후, 제2 절연층 및 제1 절연층을 습식 식각하여 콘택홀의 면적을 증가시키는 단계; 그리고 포토레지스트 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device for forming a contact hole for connecting the upper wiring layer and the lower wiring layer, the method comprising: forming a first insulating layer on top of the lower wiring layer; Forming a second insulating layer on the first insulating layer, the second insulating layer having a wet etching rate that is slower than the wet etching rate of the first insulating layer; Forming a photoresist pattern on the second insulating layer to define a contact hole region smaller than the size of the contact hole to be formed; Dry etching the second insulating layer and the first insulating layer using a photoresist pattern to form a contact hole exposing the lower wiring layer, and then wet etching the second insulating layer and the first insulating layer to increase the area of the contact hole. step; And it provides a method for manufacturing a semiconductor device comprising the step of removing the photoresist pattern.
바람직하게는, 제1 절연층은 제2 절연층의 습식 식각 속도보다 10∼300% 빠른 습식 식각 속도를 갖는 물질로 형성한다.Preferably, the first insulating layer is formed of a material having a wet etching rate 10 to 300% faster than the wet etching rate of the second insulating layer.
바람직하게는, 제2 절연층 및 제1 절연층의 습식 식각량은 건식 식각으로 형성된 콘택홀 면적의 10∼100%로 정한다.Preferably, the wet etching amount of the second insulating layer and the first insulating layer is set to 10 to 100% of the contact hole area formed by dry etching.
바람직하게는, 건식 식각으로 형성하는 콘택홀의 크기는 콘택홀 지름의 50∼80%로 정한다.Preferably, the size of the contact hole formed by dry etching is set to 50 to 80% of the diameter of the contact hole.
본 발명에 의하면, 콘택홀을 형성하기 위한 사진 공정시 형성하고자 하는 콘택홀의 크기에 비해 작게 콘택홀 영역을 정의한 후, 건식 식각 방법으로 콘택홀을 형성함으로써 하부 배선층에 대한 콘택홀의 미스얼라인 마진을 증가시킨다. 그리고, 건식 식각을 완료한 후 습식 식각을 진행하여 콘택홀의 면적을 증가시킴으로써 하부 배선층에 대한 미스얼라인 마진을 증가시키면서 콘택 저항을 감소시킬 수 있다.According to the present invention, the contact hole region is defined smaller than the size of the contact hole to be formed during the photolithography process to form the contact hole, and then the contact hole is formed by a dry etching method to reduce the misalignment margin of the contact hole with respect to the lower wiring layer. Increase. After the dry etching is completed, the wet etching is performed to increase the area of the contact hole, thereby reducing the contact resistance while increasing the misalignment margin for the lower wiring layer.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 및 도 4는 본 발명에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.3 and 4 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the present invention.
도 3을 참조하면, 다수의 회로 영역들이 형성되어 있는 반도체 기판(도시하지 않음)의 상부에 BPSG를 도포하고 이를 800∼900℃의 온도에서 리플로우시켜 평탄화층(102)을 형성한다. 이어서, 평탄화층(102)의 상부에 알루미늄(Al)과 같이 스퍼터링 방법으로 침적하는 금속, 텅스텐(W) 및 구리(Cu)와 같이 화학 기상 침적(CVD) 방법으로 침적하는 금속, 또는 폴리실리콘을 약 4000∼6000Å의 두께로 침적한 후, 이를 사진 및 식각 공정으로 패터닝하여 제1 배선층(104)을 형성한다.Referring to FIG. 3, BPSG is coated on a semiconductor substrate (not shown) in which a plurality of circuit regions are formed, and then reflowed at a temperature of 800 to 900 ° C. to form a planarization layer 102. Subsequently, a metal deposited on the planarization layer 102 by a sputtering method such as aluminum (Al), a metal deposited by a chemical vapor deposition (CVD) method such as tungsten (W) and copper (Cu), or polysilicon is deposited. After deposition to a thickness of about 4000 ~ 6000Å, it is patterned by a photographic and etching process to form a first wiring layer 104.
제1 배선층(104)의 상부에 플라즈마-증대 화학 기상 증착(plasma enhanced CVD) 방법으로 PE-SiH4산화물을 약 300∼3000Å의 두께로 침적하여 제1 절연층(106)을 형성한다. 이어서, 제1 절연층(106)의 상부에 임의의 습식 식각 공정에 대해 제1 절연층(106)에 비해 느린 습식 식각 속도를 갖는 물질, 예컨대 BPSG를 약 5000∼10000Å의 두께로 도포하여 제2 절연층(108)을 형성한 후, 800∼900℃의 온도에서 BPSG를 리플로우시켜 제2 절연층(108)을 평탄화시킨다. 바람직하게는, 제1 배선층(104)의 바로 위에 형성되는 제1 절연층(106)을 제2 절연층(108)의 습식 식각 속도보다 10∼300% 빠른 습식 식각 속도를 갖는 물질로 형성한다.The first insulating layer 106 is formed by depositing PE-SiH 4 oxide to a thickness of about 300 to 3000 GPa by a plasma-enhanced chemical vapor deposition (CVD) method on the first wiring layer 104. Subsequently, a material having a slow wet etch rate, such as BPSG, having a thickness of about 5000 to 10000 kPa over the first insulating layer 106 may be applied to the second insulating layer 106 on any of the wet etching processes. After the insulating layer 108 is formed, the second insulating layer 108 is planarized by reflowing the BPSG at a temperature of 800 to 900 ° C. Preferably, the first insulating layer 106 formed directly on the first wiring layer 104 is formed of a material having a wet etching rate of 10 to 300% faster than the wet etching rate of the second insulating layer 108.
제2 절연층(108)의 상부에 알루미늄(Al)과 같이 스퍼터링 방법으로 침적하는 금속, 텅스텐(W) 및 구리(Cu)와 같이 화학 기상 침적(CVD) 방법으로 침적하는 금속, 또는 폴리실리콘을 약 4000∼6000Å의 두께로 침적한 후, 이를 사진 및 식각 공정으로 패터닝하여 제2 배선층(110)을 형성한다.Metal deposited on the second insulating layer 108 by sputtering method such as aluminum (Al), metal deposited by chemical vapor deposition (CVD) method such as tungsten (W) and copper (Cu), or polysilicon After deposition to a thickness of about 4000 ~ 6000Å, it is patterned by a photographic and etching process to form a second wiring layer 110.
제2 배선층(110)의 상부에 BPSG를 5000∼10000Å의 두께로 도포하여 제3 절연층(112)을 형성한 후, 800∼900℃의 온도에서 BPSG를 리플로우시켜 제3 절연층(112)을 평탄화시킨다. 바람직하게는, 제3 절연층(112)은 제2 절연층(108)과 동일한 물질로 형성한다.After the BPSG is applied to the upper portion of the second wiring layer 110 with a thickness of 5000 to 10000 kPa to form the third insulating layer 112, the BPSG is reflowed at a temperature of 800 to 900 ° C. to form the third insulating layer 112. Planarize. Preferably, the third insulating layer 112 is formed of the same material as the second insulating layer 108.
이어서, 사진 공정을 통해 제3 절연층(112)의 상부에 포토레지스트 패턴(114)을 형성하여 콘택홀이 형성될 영역을 정의한다. 바람직하게는, 콘택홀 영역을 형성하고자 하는 콘택홀 크기 대비 80% 이하로 작게 정의한다. 종래 방법에서는 콘택 저항의 측면에서 요구되는 접촉 면적을 얻기 위해서는 사진 공정시 형성하고자 하는 콘택홀 크기 대비 100%의 크기로 콘택홀 영역을 정의하였으나, 본 발명에서는 사진 공정시 형성하고자 하는 콘택홀 크기 대비 80% 이하로 작게 콘택홀 영역을 정의함으로써 하부 배선층들, 즉 제2 배선층(110)과 제1 배선층(104)에 대한 콘택홀의 미스얼라인 마진을 증가시킬 수 있다.Subsequently, the photoresist pattern 114 is formed on the third insulating layer 112 through the photolithography process to define a region where the contact hole is to be formed. Preferably, the contact hole region is defined to be smaller than 80% of the size of the contact hole to be formed. In the conventional method, in order to obtain the contact area required in terms of contact resistance, the contact hole area is defined as 100% of the contact hole size to be formed during the photolithography process, but in the present invention, the contact hole size to be formed during the photolithography process By defining the contact hole region to be smaller than 80%, the misaligned margin of the contact holes for the lower wiring layers, that is, the second wiring layer 110 and the first wiring layer 104 can be increased.
이어서, 포토레지스트 패턴(114)을 식각 마스크로 이용하여 제3 절연층(112), 제2 절연층(108) 및 제1 절연층(106)을 건식 식각함으로써 제1 배선층(104)의 표면 일 부위를 노출시키는 콘택홀(116)을 형성한다. 이때, 건식 식각하는 콘택홀(116)의 크기는 형성하고자 하는 콘택홀의 지름 대비 50∼80% 정도로 정하는 것이 바람직하다.Subsequently, the third insulating layer 112, the second insulating layer 108, and the first insulating layer 106 are dry etched using the photoresist pattern 114 as an etching mask to form one surface of the first wiring layer 104. A contact hole 116 is formed to expose the site. In this case, the size of the dry etching contact hole 116 is preferably set to about 50 to 80% of the diameter of the contact hole to be formed.
도 4를 참조하면, 포토레지스트 패턴(114)을 식각 마스크로 이용하여 제3 절연층(112), 제2 절연층(108) 및 제1 절연층(106)을 습식 식각한다. 이때, 제1 배선층(104)의 바로 위에 형성된 제1 절연층(106)의 습식 식각 속도가 그 상부의 절연층들, 즉 제2 절연층(108) 및 제3 절연층(112)에 비해 빠르기 때문에, 이러한 습식 식각 속도의 차이를 이용하여 습식 식각을 진행하면 도 4에 도시한 바와 같이 하부 배선층, 즉 제2 배선층(110) 및 제1 배선층(104)에 대한 미스얼라인 마진을 증가시키면서 콘택홀(116a)의 면적을 증대시킬 수 있다. 따라서, 콘택홀(116a)에서의 접촉면이 증가되어 콘택 저항이 감소한다.Referring to FIG. 4, the third insulating layer 112, the second insulating layer 108, and the first insulating layer 106 are wet etched using the photoresist pattern 114 as an etching mask. At this time, the wet etching rate of the first insulating layer 106 formed directly on the first wiring layer 104 is faster than the upper insulating layers, that is, the second insulating layer 108 and the third insulating layer 112. Therefore, when the wet etching is performed using the difference in the wet etching rate, as shown in FIG. 4, the contact line is increased while increasing the misalignment margin for the lower wiring layer, that is, the second wiring layer 110 and the first wiring layer 104. The area of the hole 116a can be increased. Therefore, the contact surface in the contact hole 116a is increased to decrease the contact resistance.
바람직하게는, 제3 절연층(112), 제2 절연층(108) 및 제1 절연층(106)의 습식 식각량은 건식 식각으로 형성된 콘택홀(116) 면적의 10∼100% 정도로 정한다. 또한, 습식 식각은 형성하고자 하는 콘택홀의 크기를 기준으로 시간을 조절하면서진행한다.Preferably, the wet etching amount of the third insulating layer 112, the second insulating layer 108, and the first insulating layer 106 is about 10 to 100% of the area of the contact hole 116 formed by dry etching. In addition, the wet etching is performed while adjusting the time based on the size of the contact hole to be formed.
이어서, 도시하지는 않았으나, 콘택홀(116a)이 형성된 결과물의 상부에 콘택홀(116a)을 통해 제1 배선층(104)과 전기적으로 연결되는 제3 배선층을 형성한다. 즉, 알루미늄(Al)과 같이 스퍼터링 방법으로 침적하는 금속, 텅스텐(W) 및 구리(Cu)와 같이 화학 기상 침적(CVD) 방법으로 침적하는 금속, 또는 폴리실리콘을 약 4000∼6000Å의 두께로 침적한 후, 이를 사진 및 식각 공정으로 패터닝하여 제3 배선층을 형성한다.Subsequently, although not shown, a third wiring layer is formed on the upper portion of the resultant in which the contact hole 116a is formed and electrically connected to the first wiring layer 104 through the contact hole 116a. That is, a metal deposited by sputtering methods such as aluminum (Al), a metal deposited by chemical vapor deposition (CVD) methods such as tungsten (W) and copper (Cu), or polysilicon is deposited to a thickness of about 4000 to 6000 kPa. After that, it is patterned by photolithography and etching to form a third wiring layer.
상술한 바와 같이 본 발명에 의하면, 콘택홀을 형성하기 위한 사진 공정시 형성하고자 하는 콘택홀의 크기에 비해 약 80% 이하로 작게 콘택홀 영역을 정의한 후, 건식 식각 방법으로 콘택홀을 형성하여 하부 배선층에 대한 콘택홀의 미스얼라인 마진을 증가시킨다. 그리고, 건식 식각을 완료한 후 습식 식각을 진행하여 콘택홀의 면적을 증가시킴으로써, 하부 배선층에 대한 미스얼라인 마진을 증가시키면서 콘택 저항을 감소시킬 수 있다.As described above, according to the present invention, the contact hole region is defined to be about 80% or less than the size of the contact hole to be formed during the photolithography process to form the contact hole, and then the contact hole is formed by a dry etching method to form a lower wiring layer. To increase the misalignment margin of the contact hole. After the dry etching is completed, the wet etching is performed to increase the area of the contact hole, thereby reducing the contact resistance while increasing the misalignment margin for the lower wiring layer.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003361A KR20000054967A (en) | 1999-02-02 | 1999-02-02 | Method of forming contact hole in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990003361A KR20000054967A (en) | 1999-02-02 | 1999-02-02 | Method of forming contact hole in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000054967A true KR20000054967A (en) | 2000-09-05 |
Family
ID=19573052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990003361A KR20000054967A (en) | 1999-02-02 | 1999-02-02 | Method of forming contact hole in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000054967A (en) |
-
1999
- 1999-02-02 KR KR1019990003361A patent/KR20000054967A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5109267A (en) | Method for producing an integrated circuit structure with a dense multilayer metallization pattern | |
| KR900001834B1 (en) | Method of manufacturing semiconductor device | |
| KR100419021B1 (en) | Method of fabricating Copper line of semiconductor device | |
| KR100514523B1 (en) | Method for metal interconnection of semiconductor device | |
| KR20000054967A (en) | Method of forming contact hole in semiconductor device | |
| KR100290466B1 (en) | Method of manufacturing a semiconductor device | |
| US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
| KR100295140B1 (en) | Metal wiring layer formation method of semiconductor device | |
| KR100480890B1 (en) | Method for manufacturing of capacitor of semiconductor device | |
| KR100439477B1 (en) | Fabricating method of Tungsten plug in semiconductor device | |
| KR100365936B1 (en) | Method for forming via contact in semiconductor device | |
| KR100418920B1 (en) | Method for forming interconnection of semiconductor device | |
| KR100249389B1 (en) | Method of fabricating via hole | |
| KR100408683B1 (en) | Method for forming contact of semiconductor device | |
| KR100198653B1 (en) | Semiconductor device metallisation method | |
| KR100315457B1 (en) | a manufacturing method of a semiconductor device | |
| KR100249130B1 (en) | Method for forming metal line of semiconductor device | |
| KR100296132B1 (en) | Method for forming metal wiring of semiconductor device using large machine | |
| KR100275127B1 (en) | Method of planarization multilayer metal line of semiconductor device | |
| CN117976614A (en) | Method for forming semiconductor device | |
| KR100226252B1 (en) | Semiconductor device and method for manufacturing the same | |
| KR100252873B1 (en) | Multilayer metal line of semiconductor device and method for forming the same | |
| KR20020058429A (en) | A wire in semiconductor device and method for fabricating the same | |
| KR20030061100A (en) | Method Of Forming Interlayer Dielectric Pattern | |
| GB2340302A (en) | Dual damascene process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |