KR20000046219A - 데이터 인터페이스장치 - Google Patents
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Abstract
한 시점에서 각 마스터들이 원하는 슬레이브와 데이터를 주고 받을 수 있는 데이터 인터페이스장치를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 데이터 인터페이스장치는 복수개의 마스터로 구성된 마스터부와, 상기 마스터부를 구성하는 복수개의 마스터의 버스 사용여부를 중개하는 아비터와, 상기 복수개의 슬레이브로 구성된 슬레이브부와, 상기 복수개의 마스터와 상기 복수개의 슬레이브 사이에 여러개의 버스로 쪼개진 버스부와, 상기 복수개의 마스터들이 어드레싱하려는 각 슬레이브쪽의 버스상태를 채크하여 버스를 인에이블시키거나 해제시키기 위해 상기 여러개로 쪼개진 버스부의 버스 사이에 위치한 복수개의 버스상태제어부 및 인터페이스로직으로 구성됨을 특징으로 한다.
Description
본 발명은 데이터 인터페이스장치에 대한 것으로, 특히 한 시점에서 복수개의 마스터들이 데이터를 주고 받을 수 있도록 하기 위한 데이터 인터페이스장치에 관한 것이다.
첨부 도면을 참조하여 종래 주제어장치에 대하여 설명하면 다음과 같다.
도 1은 종래 주제어장치(MCU)를 나타낸 구성도이고, 도 2는 도 1을 마스터와 슬레이브부로 나타낸 블록구성도이다.
종래 주제어장치(Main Control Unit:MCU)는 도 1에 도시한 바와 같이 테스트부(1a)와 중앙처리장치(Cetral Process Unit:CPU)(1b)와, 직접기억장소 액세스(Direct Memory Access:DMA)부(1c)와 디지털 신호 처리기(Digital Signal Processor:DSP)(1d)로 구성된 마스터부(1)가 있다. 여기서 테스트부(1a)는 버스마스터1이고, CPU(1b)는 버스마스터2이고, DMA(1c)는 버스마스터3이고, DSP(1d)는 버스마스터4이다. 그리고 상기 마스터부(1)의 4개의 버스마스터에 버스사용권을 주는 아비터(Arbiter)와 디코더등으로 구성된 버스제어부(6)가 있다. 그리고 상기 마스터부(1)의 제어를 받아 동작되는 슬레이브부(7)가 있다. 이때 슬레이브부(7)는 파워 메니지먼트 장치(Power Management Unit:PMU)(7a)와, 외부메모리제어부(7b)와 내부메모리제어부(7c)와 내부메모리(7d)등으로 구성되었다. 그리고 상기 마스터부(1)와 슬레이브부(7)의 데이터를 전송하는 버스에는 메인버스(2)와, 복수개의 페리(페리1∼페리n)와 인터페이스부(4)의 사이에 페리버스가 있고, 복수개의 페리와 페리버스는 페리버스부(3)를 구성하고, 상기 메인버스(2)와 페리버스부(3) 사이에 인터페이스부(4)가 있고, 외부버스와 메인버스(2) 사이에 외부버스인터페이스부(5)가 있다.
상기 종래의 주제어장치(MCU)를 마스터와 슬레이브부로 나타낸 구성은 도 2에 도시한 바와 같이 마스터부(11)는 제 1 내지 제 4 마스터로 구성되었고, 슬레이브부(12)는 제 1 내지 제 n 슬레이브로 구성되었다. 그리고 마스터부(11)와 슬레이브부(12)의 데이터가 전송되는 버스가 있다. 그리고 각 마스터에게 버스 사용권을 주는 아비터가 있다.
상기와 같이 구성된 종래 데이터 인터페이스장치의 동작은 복수개의 마스터(제 1 내지 제 4 마스터)가 있는 경우 각 마스터들이 버스사용권을 얻기 위해서 아비터에게 사용하겠다는 신호를 보낸다. 이후에 아비터는 시스템 구현자가 정해놓은 우선순위에 따라서 승인신호를 마스터에게 보낸다. 이후에 4개의 마스터 중에서 승인신호를 받은 마스터가 버스를 사용하게 된다. 이때 승인신호를 받지못한 마스터들은 승인신호를 받을 때까지 버스를 사용하지 못한다. 즉, 승인된 마스터만이 자기가 선택한 슬레이브와 커뮤니케이션할 수 있다.
상기와 같은 종래 주제어장치는 다음과 같은 문제가 있다.
한 마스터가 버스를 점유하고 있을 때는 다른 마스터가 버스를 억세스할 수 없기 때문에 하나의 프로그램 수행시 대기시간이 길어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 한 시점에서 각 마스터들이 원하는 슬레이브와 데이터를 주고 받을 수 있는 데이터 인터페이스장치를 제공하는 데 그 목적이 있다.
도 1은 종래 주제어장치(MCU)를 나타낸 구성도
도 2는 도 1을 마스터와 슬레이브부로 나타낸 블록구성도
도 3은 본 발명 데이터 인터페이스장치를 나타낸 구성블록도
도면의 주요 부분에 대한 부호의 설명
30: 마스터부 31: 제 1 마스터
32: 제 2 마스터 33: 제 3 마스터
34: 제 4 마스터 35: 아비터
40: 슬레이브부
41: 제 1 버스상태제어부 및 제 1 인터페이스로직
42: 제 2 버스상태제어부 및 제 2 인터페이스로직
43: 제 3 버스상태제어부 및 제 3 인터페이스로직
44: 제 4 버스상태제어부 및 제 4 인터페이스로직
상기와 같은 목적을 달성하기 위한 본 발명 데이터 인터페이스장치는 복수개의 마스터로 구성된 마스터부와, 상기 마스터부를 구성하는 복수개의 마스터의 버스 사용여부를 중개하는 아비터와, 상기 복수개의 슬레이브로 구성된 슬레이브부와, 상기 복수개의 마스터와 상기 복수개의 슬레이브 사이에 여러개의 버스로 쪼개진 버스부와, 상기 복수개의 마스터들이 어드레싱하려는 각 슬레이브쪽의 버스상태를 채크하여 버스를 인에이블시키거나 해제시키기 위해 상기 여러개로 쪼개진 버스부의 버스 사이에 위치한 복수개의 버스상태제어부 및 인터페이스로직으로 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 데이터 인터페이스장치에 대하여 설명하면 다음과 같다.
도 3은 본 발명 데이터 인터페이스장치를 나타낸 구성블록도이다.
본 발명 데이터 인터페이스장치는 도 3에 도시한 바와 같이 제 1 내지 제 4 마스터(31,32,33,34)로 구성된 마스터부(30)와, 마스터부(30)의 제 1 내지 제 4 마스터(31,32,33,34)의 버스사용여부를 중개하는 아비터(35)와, 복수개의 슬레이브(Slave)로 구성된 슬레이브부(40)와, 여러개(A,B,C,D,E,F,G,H,I…)로 쪼개진 버스와, 상기 여러개로 쪼개진 버스 사이에 존재하여 각 마스터들이 어드레싱하려는 슬레이브와 버스상태를 채크하여 버스를 인에이블(Enable)시키거나 해제(Releace)시키는 제 1 버스상태제어부 및 제 1 인터페이스로직(41) 내지 제 4 버스상태제어부 및 제 4 인터페이스로직(44)이 있다. 여기서 B,D,F,H 버스는 각각의 제 1 버스상태제어부 및 제 1 인터페이스로직(41) 내지 제 4 버스상태제어부 및 제 4 인터페이스로직(44)과 각각의 슬레이브 사이에 위치하고, A,C,E,G,I 버스는 각각의 버스상태제어부 및 인터페이스로직 사이에 위치한다.
상기와 같이 구성된 본 발명 데이터 인터페이스장치의 동작을 예를 들어설명하면 도 3에 도시한 바와 같이 제 1 마스터(31)에서는 F버스와 연결되어 있는 첫 번째 슬레이브를 억세스하려고 하고, 제 4 마스터(34)에서는 H버스와 연결되어 있는 첫 번째 슬레이브를 억세스하려고 한다. 이때 제 1 마스터(31)는 제 1 버스상태제어부 및 제 1 인터페이스로직(41)과, 제 2 버스상태제어부 및 제 2 인터페이스로직(42)과, 제 3 버스상태제어부 및 제 3 인터페이스로직(43)에 의해서 F버스와 연결되어 있는 첫 번째 슬레이브를 F,E, C버스를 통해서 억세스한다. 동시에 상기 제 4 버스상태제어부 및 제 4 인터페이스로직(44)에 의해서 H버스와 연결되어 있는 첫 번째 슬레이브를 H버스를 통해서 억세스한다.
상기와 같이 동시에 2개의 마스터가 버스의 충돌없이 원하는 슬레이브와 커뮤니게이션이 이루어진다.
만약에 각 마스터가 같은 버스를 통하여 슬레이브를 억세스하려고 할 때는 예를 들어서 제 1 마스터(31)가 H버스와 연결된 슬레이브를 억세스하고 있을 때 제 4 마스터(34)가 H버스와 연결된 슬레이브를 억세스하고자 할 때는 시스템 구현자가 정해놓은 우선순위에 따라서 현재 H버스의 마스터 사용권을 제 4 마스터(34)에게 넘겨줄 수도 있고, 제 4 마스터(34)에게 비지신호(busy signal)를 띄워줄 수도 있다.
상기와 같은 본 발명 데이터 인터페이스장치는 다음과 같은 효과가 있다.
각 마스터가 같은 버스를 통하여 슬레이브를 억세스하고자 할 때를 제외하고는 동시에 각각의 마스터를 인에이블 시켜서 각각의 마스터가 지정한 슬레이브와 각각 커뮤니케이션할 수 있도록 할 수 있다.
Claims (1)
- 복수개의 마스터로 구성된 마스터부와,상기 마스터부를 구성하는 복수개의 마스터의 버스 사용여부를 중개하는 아비터와,상기 복수개의 슬레이브로 구성된 슬레이브부와,상기 복수개의 마스터와 상기 복수개의 슬레이브 사이에 여러개의 버스로 쪼개진 버스부와,상기 복수개의 마스터들이 어드레싱하려는 각 슬레이브쪽의 버스상태를 채크하여 버스를 인에이블시키거나 해제시키기 위해 상기 여러개로 쪼개진 버스부의 버스 사이에 위치한 복수개의 버스상태제어부 및 인터페이스로직으로 구성됨을 특징으로 하는 데이터 인터페이스장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062896A KR20000046219A (ko) | 1998-12-31 | 1998-12-31 | 데이터 인터페이스장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980062896A KR20000046219A (ko) | 1998-12-31 | 1998-12-31 | 데이터 인터페이스장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000046219A true KR20000046219A (ko) | 2000-07-25 |
Family
ID=19569511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980062896A KR20000046219A (ko) | 1998-12-31 | 1998-12-31 | 데이터 인터페이스장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000046219A (ko) |
-
1998
- 1998-12-31 KR KR1019980062896A patent/KR20000046219A/ko not_active Application Discontinuation
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