KR20000045873A - Pad structure of semiconductor device for testing contact defect of power pin - Google Patents
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Abstract
Description
본 발명은 반도체장치의 패드에 관한 것으로서, 특히 웨이퍼 레벨의 반도체장치 테스트시 프로브 핀의 접촉 불량을 모니터링 하기 위한 반도체장치의 패드 구성에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pad of a semiconductor device, and more particularly to a pad configuration of a semiconductor device for monitoring a poor contact of a probe pin when testing a semiconductor device at a wafer level.
도 1은 통상의 반도체장치의 패드 구성을 나타낸 도면으로서, 데이터 입출력라인이 16개인 반도체장치의 경우 어느 한편에는 외부전원을 인가하는 다수개의 전원패드(VEXT)들과 데이터를 입/출력하는 제 1 및 제 8데이터 입/출력패드(DQ0∼DQ7)가 배치되어 있으며 다른 편에는 접지전원을 인가하는 다수개의 접지전원패드(VSS)들과 제 9 및 제 15데이터 입/출력패드(DQ8∼DQ15)가 배치되어 있다.FIG. 1 is a diagram illustrating a pad configuration of a conventional semiconductor device. In the case of a semiconductor device having 16 data input / output lines, a plurality of power pads VEXT for inputting external power and data for inputting / outputting data are provided. And eighth data input / output pads DQ0 to DQ7, and a plurality of ground power pads VSS for applying ground power, and ninth and fifteenth data input / output pads DQ8 to DQ15 on the other side. Is arranged.
도 2는 웨이퍼 레벨의 테스트시 반도체장치의 패드와 프로브 카드의 탐침이 연결된 상태를 나타낸 도면이다.2 illustrates a state in which a pad of a semiconductor device and a probe of a probe card are connected during a wafer level test.
이를 참조하면, 반도체장치 테스트시 사용하고 있는 프로브 카드의 탐침(20)은 반도체장치의 패드(10)에 집적 콘택되어 시스템으로부터의 각종 테스트 신호들을 반도체장치에 인가하는 역할을 하게 된다. 이와 같이 프로브 카드의 탐침(20)이 상기 패드(10)와 접촉될 때에는 탐침의 얼라인 상태나 평면성 불량과 같은 원인으로 해서 반도체장치 패드(10)와 탐침(20)간에 접촉 불량이 빈번히 발생하기도 한다. 예를 들면, 도면 부호 a와 같이 프로브 카드의 탐침이 VEXT2의 전원패드(10)에 접촉이 불량하면 실제 반도체장치로 전원전압이 제대로 공급되지 않게 된다. 이런 경우 비록 내부에서 외부전원 핀들이 서로 연결되어 있다 하더라도 반도체동작의 순간적인 부하 변동에 충분히 응답해서 필요한 전류를 신속하게 공급하기에는 한계성이 있다. 그러므로, 이러한 접촉 불량은 반도체장치의 노이즈로 작용하게 되어 동작시 발생하는 불량의 요인이 되기도 한다.Referring to this, the probe 20 of the probe card used in the semiconductor device test is integrated in contact with the pad 10 of the semiconductor device and serves to apply various test signals from the system to the semiconductor device. As described above, when the probe 20 of the probe card is in contact with the pad 10, a poor contact may occur frequently between the semiconductor device pad 10 and the probe 20 due to a cause such as misalignment or flatness of the probe. do. For example, if the probe of the probe card is in poor contact with the power pad 10 of VEXT2 as shown by reference numeral a, the power supply voltage is not properly supplied to the actual semiconductor device. In this case, even if the external power supply pins are connected to each other, there is a limit in supplying the necessary current quickly in response to the momentary load change of the semiconductor operation. Therefore, such a poor contact may act as a noise of the semiconductor device, which may be a cause of a failure occurring in operation.
이러한 문제를 해결하기 위해 개방(open)/ 단락(short) 테스트로 반도체장치의 자체 결함과 함께 프로빙 상의 불량을 동시에 확인할 수도 있는데, 전원 핀들을 서로 단락시켜 사용하는 이유는 반도체장치의 고집적 고속 경향에 따라 전원 전력의 소모도 같이 증가하게 되고, 이에 따라 부하변동에 따른 급격한 과도전류에 신속히 응답하기 위해 다수개의 전원 패드를 사용하여 전원 루팅을 최대한 단축시키는데 비해 시스템에서 지원가능한 전원 공급 수는 제한되기 때문이다. 또한, 시스템에서 인가된 전원 라인들이 개개의 배선을 통해 각각 독립적으로 반도체장치에 연결될 때보다 미리 공통으로 단락시켜 사용함으로써 과도전류 노이즈에 대한 면역성을 보다 향상시킬 수 있다.In order to solve this problem, open / short tests can simultaneously check the probing defects and the defects of the semiconductor device itself.The reason for using the power supply pins shorted together is the high integration trend of semiconductor devices. As a result, the power consumption is also increased, and as a result, the number of power supplies that can be supported by the system is limited while minimizing power routing using multiple power pads in order to respond quickly to sudden transients caused by load fluctuations. to be. In addition, since the power lines applied in the system are commonly short-circuited in advance than when they are independently connected to the semiconductor device through individual wirings, immunity to transient noise can be further improved.
이와 같은 개방(open)/ 단락(short) 테스트시 시스템으로부터 각각의 채널(CH1, CH2, CH3, CH4…)을 독립적으로 할당받아 사용되는 데이터 입/출력 핀들과 같은 경우에는 가능하다. 그러나, VEXT1과 VEXT2와 같이 전원 전압(Vcc)과 같은 전원(VEXT) 패드(10)의 경우 도면 부호 6과 같이 프로브 카드에서 탐침(20)을 서로 단락시켜 사용하고 있기 때문에 비록 VEXT2가 개방되어 있더라도 VEXT1에 의해 마치 정상적으로 연결된 것처럼 나타나서 개개의 전원 핀들에 대한 접촉 불량 여부를 직접 확인할 수 없었다.In this open / short test, each channel CH1, CH2, CH3, CH4… is independently assigned from the data input / output pins. However, in the case of the power supply (VEXT) pad 10 such as the power supply voltage Vcc such as VEXT1 and VEXT2, the probes 20 are short-circuited with each other in the probe card as shown by the reference numeral 6, even though VEXT2 is open. VEXT1 appeared as if it was properly connected, so it was not possible to directly check whether the power supply pins were in poor contact.
또한, 여러개의 전원패드중 일부가 불량 접합이나 또는 개방된 경우 접촉 저항 문제로 인해 노이즈성 불량이 발생되고 있지만 이를 사전에 확인 해결할 수 없다는 한계점도 있었다.In addition, when some of the power pads are poorly bonded or opened, noise resistance is generated due to contact resistance, but there is a limitation in that it cannot be confirmed in advance.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 서로 단락된 프로브 카드의 전원감지용 탐침들에 대해서도 각 전원패드의 프로빙 상태를 독립적으로 확인하여 프로빙 불량에 의한 테스트 오류를 미연에 예방할 수 있는 전원핀 접촉 불량을 테스트하기 위한 반도체장치의 패드 구성을 제공하는데 있다.An object of the present invention is to independently check the probing state of each power pad for the power detection probes of the short-circuit probe card to solve the problems of the prior art as described above to prevent the test error due to poor probing in advance. The present invention provides a pad configuration of a semiconductor device for testing a poor power pin contact failure.
도 1은 통상의 반도체장치의 패드 구성을 나타낸 도면,1 is a diagram showing a pad configuration of a conventional semiconductor device;
도 2는 웨이퍼 레벨의 테스트시 반도체장치의 패드와 프로브 카드의 탐침이 연결된 상태를 나타낸 도면,2 is a view illustrating a state in which a pad of a semiconductor device and a probe of a probe card are connected during a wafer level test;
도 3은 본 발명에 따른 전원핀 접촉 불량을 테스트하기 위한 반도체장치의 패드 구성을 나타낸 도면.3 is a diagram illustrating a pad configuration of a semiconductor device for testing a bad power pin contact according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10a: 제 1패드10a: first pad
10b: 제 2패드10b: second pad
15: 다수개의 스위치들15: multiple switches
상기 목적을 달성하기 위하여 본 발명은 외부로부터 전원을 공급받는 패드, 데이터를 입/출력하는 패드 및 접지전원을 공급받는 패드 등을 갖는 반도체장치의 패드 구성에 있어서, 전원을 공급받는 제 1패드와 이에 일대일로 대응되며 데이터를 입/출력하는 제 2패드 사이에 이들 패드들을 연결하는 다수개의 스위치들을 구비하여 상기 스위치들이 정상 회로 동작시 턴오프되며 핀 테스트 동작시 턴온되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a pad of a semiconductor device having a pad supplied with external power, a pad for inputting / outputting data, a pad receiving ground power, and the like. The switches correspond to one-to-one and include a plurality of switches connecting the pads between the second pads for inputting / outputting data. The switches are turned off during normal circuit operation and turned on during pin test operation.
본 발명에 있어서, 테스트 동작시 상기 스위치들이 턴온되면 제 2패드에 소정 전압이 인가되며 이때 흐르는 전류 크기를 감지하여 해당 제 1패드와 프로브 카드의 탐침과의 접촉 상태를 테스트한다. 또한, 상기 스위치들은 소스와 게이트가 공통 연결된 p형 모스 트랜지스터를 사용한다.In the present invention, when the switches are turned on during a test operation, a predetermined voltage is applied to the second pad, and the current is sensed to test the contact state between the first pad and the probe of the probe card. In addition, the switches use a p-type MOS transistor in which a source and a gate are commonly connected.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 전원핀 접촉 불량을 테스트하기 위한 반도체장치의 패드 구성을 나타낸 도면으로서, 본 발명의 반도체장치의 패드 구성은 외부로부터 전원을 공급받는 다수개의 전원패드들과, 데이터를 입/출력하는 다수개의 데이터 입/출력 패드 및 접지전원을 공급받는 다수개의 패드들 중에서 전원을 공급받는 제 1패드(10a)와 이에 일대일로 대응되는 데이터를 입/출력하는 제 2패드(10b) 사이에소스와 게이트가 공통 연결된 다수개의 p형 모스 트랜지스터들(D1,D2)로 이루어진 스위치(15)를 추가한다.3 is a diagram illustrating a pad configuration of a semiconductor device for testing a poor contact of a power pin according to the present invention. The pad configuration of the semiconductor device according to the present invention receives a plurality of power pads and data received from an external source. Between a plurality of data input / output pads to output / output and a first pad 10a powered from a plurality of pads supplied with ground power and a second pad 10b to input / output data corresponding to one-to-one A switch 15 including a plurality of p-type MOS transistors D1 and D2 connected in common to the source and the gate is added.
상기 스위치(15)는 반도체장치의 정상 동작시에는 턴온프되지만 웨이퍼 레벨 테스트시에는 턴온되어 제 2패드(10b)인 데이터 입/출력 패드에 소정 전압(트랜지스터의 문턱전압 이상)이 인가되고 이때 흐르는 전류 크기를 감지하여 해당 제 1패드(10a)인 전원패드와 프로브 카드의 탐침과의 접촉 상태를 테스트하도록 한다.The switch 15 is turned on during the normal operation of the semiconductor device but turned on during the wafer level test so that a predetermined voltage (over the threshold voltage of the transistor) is applied to the data input / output pad, which is the second pad 10b, and then flows. The current level is sensed to test the contact state between the power pad, the first pad 10a, and the probe of the probe card.
좀더 상세하게 본 발명은 정상 동작시(VEXT=Vcc) 상기 제 1패드(10a)로서, VEXT1이 해당 데이터 입/출력 패드인 DQ1에 약 0V에서부터 Vcc+2Vt(문턱전압)정도인 약 4.7V를 인가하지만 스위치(15)가 턴온프되어 있기 때문에 상기 VEXT1과 DQ1의 연결이 끊어진다.More specifically, the present invention provides the first pad 10a during normal operation (VEXT = Vcc), and VEXT1 is about 4.7V having a Vcc + 2Vt (threshold voltage) of about 0V to DQ1, which is a corresponding data input / output pad. Although the switch 15 is turned on, the connection between the VEXT1 and the DQ1 is disconnected.
하지만, 웨이퍼 레벨 테스트시(VEXT=0V)에는 상기 스위치(15)가 2Vt(문턱전압)(≒1.4V)이상에서 턴온되기 때문에 상기 VEXT1과 DQ1사이에는 전류경로가 형성된다. 이 경우 VEXT1과 프로브 카드의 탐침간에 접촉 불량이 되면 외부 시스템과 바이어스 전달이 불량하게 되어 결국 DQ1에 인가되는 전압(≥1.4V)에 대해 전류가 흐르지 않거나 전류량이 감소하게 된다.However, at the wafer level test (VEXT = 0V), since the switch 15 is turned on above 2Vt (threshold voltage) (? 1.4V), a current path is formed between VEXT1 and DQ1. In this case, a poor contact between the VEXT1 and the probe of the probe card results in poor bias transmission with the external system, resulting in no current flowing or reducing the amount of current for the voltage applied to DQ1 (≥1.4V).
그러므로, 본 발명은 프로브 카드상에서 전원패드와 접촉되는 탐침들을 서로 단락시켜 사용하더라도 상기 스위치에 의해 데이터 입/출력 패드로 흐르는 전류량을 측정하여 각각의 전원패드와 탐침사이의 접촉 불량을 모니터링할 수 있다.Therefore, the present invention can monitor the contact failure between each power pad and the probe by measuring the amount of current flowing to the data input / output pad by the switch even when the probes contacting the power pad on the probe card are shorted to each other. .
상기한 바와 같이 본 발명은, 서로 단락된 프로브 카드의 전원감지용 탐침들에 대해서도 각 전원패드의 프로빙 상태를 독립적으로 확인하여 프로빙 불량에 의한 테스트 오류를 미연에 예방할 수 있어서 테스트 과정의 신뢰성을 높일 수 있는 효과가 있다.As described above, the present invention can independently check the probing state of each power pad with respect to the power detection probes of the short-circuit probe card, thereby preventing test errors due to poor probing, thereby improving reliability of the test process. It can be effective.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980062475A KR20000045873A (en) | 1998-12-30 | 1998-12-30 | Pad structure of semiconductor device for testing contact defect of power pin |
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Publications (1)
| Publication Number | Publication Date |
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| KR (1) | KR20000045873A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843227B1 (en) * | 2007-01-08 | 2008-07-02 | 삼성전자주식회사 | Method for testing semiconductor memory device using probe and the semiconductor memory device using the method |
| US11243232B2 (en) | 2019-06-05 | 2022-02-08 | Samsung Electronics Co., Ltd. | Test apparatuses including probe card for testing semiconductor devices and operation methods thereof |
-
1998
- 1998-12-30 KR KR1019980062475A patent/KR20000045873A/en not_active Application Discontinuation
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| KR100843227B1 (en) * | 2007-01-08 | 2008-07-02 | 삼성전자주식회사 | Method for testing semiconductor memory device using probe and the semiconductor memory device using the method |
| US11243232B2 (en) | 2019-06-05 | 2022-02-08 | Samsung Electronics Co., Ltd. | Test apparatuses including probe card for testing semiconductor devices and operation methods thereof |
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