KR20000045455A - Method for manufacturing a capacitor of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 비트라인 대 비트라인의 커플링노이즈를 최소화시켜 센싱앰프의 센싱능력을 향상시키는데 적합한 반도체소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device suitable for minimizing coupling noise between bit lines and bit lines to improve sensing capability of a sensing amplifier.
도 1 에 도시된 바와같이, 비트라인 대 비트라인 커플링노이즈는 A, B, C, D 의 비트라인중에서 A와 C 비트라인에 연결된 셀의 데이타를 읽을때 A와 C는 1/2 VDD±△V로 된다.As shown in Fig. 1, the bit line-to-bit coupling noise is 1/2 V DD when the data of the cells connected to the A and C bit lines among the bit lines A, B, C, and D are read. ± DELTA V
또한, B와 D 라인은 1/2 VDD로 되어 A와 B, C와 D 라인의 전압 차를 감지 증폭하는 과정에서 B, D 라인이 인접 A, C 라인의 영향을 받아 1/2 VDD를 유지하지 못하는 것을 말한다.In addition, B and D lines are 1/2 V DD is in A and B, C and in the course of the sense amplifier a voltage difference between the line D B, D line is adjacent to A, 1/2 V DD, under the influence of the C line Say that it can't keep up.
A, C 라인이 서로 반대의 데이타를 읽을 때에는 B 라인의 변화 폭이 커진다.When the A and C lines read data opposite to each other, the change width of the B line increases.
이러한 노이즈(noise)에 영향을 주는 요인으로는 비트라인간의 거리, 비트라인 사이에 있는 절연막의 유전율 비트라인의 위치, 전체 비트라인 캐패시터 용량에서 비트라인 대 비트라인 캐패시터 용량이 차지하는 비율 등이 있다.Factors affecting the noise include the distance between the bit lines, the position of the dielectric constant bit line of the insulating film between the bit lines, and the ratio of the bit line to bit line capacitor capacity in the total bit line capacitor capacity.
반도체 소자 제조 기술이 발전해 감에 따라 비트라인간의 거리는 점점 가까워지게 되고, 비트라인의 길이와 면적이 축소됨에 따라 비트라인 캐패시터 용량 자체는 줄어들게 된다.As semiconductor device manufacturing technology advances, the distance between bit lines is getting closer, and as the length and area of bit lines are reduced, the bit line capacitor capacity itself is reduced.
하지만 비트라인 캐패시터 용량을 구성하는 요소중 비트라인 대 비트라인 커플링 노이즈(coupling noise)가 차지하는 비율은 점점 커지게 된다.However, the ratio of bit line to bit line coupling noise among the components constituting the bit line capacitor capacity becomes larger.
따라서, 변화시킬 수 있는 것은 비트라인사이의 절연막의 유전율과 비트라인의 위치밖에는 없다.Therefore, the only thing that can be changed is the dielectric constant of the insulating film between the bit lines and the position of the bit lines.
이 중 절연막의 유전율 감소를 위해 현재 많은 연구가 진행중이나 현재 사용하는 실리콘산화막(SiO2)을 대체할만한 새로운 물질이 나타나지 않고 있어 결국 변화시킬 수 있는 것은 비트라인의 위치밖에는 없다.Among these, many studies are currently underway to reduce the dielectric constant of the insulating film, but there is no new material to replace the silicon oxide film (SiO2) currently used.
현재, 디램소자 제조에서 사용되는 비트라인의 위치는 두 가지로 나누어 지는데, 셀 캐패시터위에 있는 구조와 아래에 있는 구조이다.Currently, the position of the bit line used in DRAM device fabrication is divided into two types, a structure above the cell capacitor and a structure below.
이 중 아래에 있는 구조는 셀 캐패시터가 비트라인을 차폐해 주기 때문에 노이즈가 덜하지만, 셀 캐패시터위에 있는 구조는 차폐해 줄 구조가 없기 때문에 노이즈가 매우 심하게 나타나고 있어 트위스트 비트라인(Twisted bit line)과 같은 변형된 비트라인 구조를 사용하고 있다.The structure below is less noise because the cell capacitor shields the bit line, but the structure on the cell capacitor is very bad because there is no structure to shield the twisted bit line and the twisted bit line The same modified bitline structure is used.
한편, 셀 캐패시터아래에 비트라인이 위치하고 있는 구조는 상대적으로 노이즈가 심하지 않아 별다른 조처를 취하지 않았으나, 0.28 μm 기술 이하에서는 그 영향이 심각해져 전체 리플레쉬 불량(Refresh Fail)의 70 % 정도가 노이즈에 의한 센싱 마진 (Sencing Margin) 부족 때문에 발생하고 있다.On the other hand, the structure where the bit line is located under the cell capacitor is relatively noisy and no action is taken.However, under 0.28 μm technology, the effect is severe and about 70% of the total refresh failure is caused by the noise. It is caused by a lack of sensing margin.
이에, 본 발명은 비트라인과 비트라인사이의 캐패시터를 줄여 비트라인 대 비트라인 커플링 노이즈를 줄일 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device which can reduce bit line-to-bit line coupling noise by reducing a capacitor between the bit line and the bit line.
또한, 본 발명의 다른 목적은 센싱앰프의 마진을 넓혀 동일한 셀캐패시터 용량에 대하여 리프레쉬 특성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.In addition, another object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device which can improve the refresh characteristics with respect to the same cell capacitor capacity by widening the margin of the sensing amplifier.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 실리콘기판의 활성영역상에 게이트산화막과 게이트전극 및 이들 측벽에 스페이서를 형성하고, 노출된 실리콘기판의 노출된 부분에 이온주입을 실시하여 소오스 및 드레인전극용 불순물영역들을 형성하는 공정과;In the method of manufacturing a capacitor of a semiconductor device according to the present invention for achieving the above object, a gate oxide film and a gate electrode on the active region of the silicon substrate and spacers formed on these sidewalls, and ion implantation in the exposed portion of the exposed silicon substrate Performing impurity regions to form impurity regions for source and drain electrodes;
상기 전체구조의 상부에 제1층간절연막을 형성하고 이를 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 상기 불순물영역들중 하나를 노출시키는 비트라인콘택을 형성하는 공정과;Forming a bit line contact to expose one of the impurity regions by forming a first interlayer insulating film over the entire structure, performing a process of exposing and developing the same, and selectively removing the interlayer insulating film;
상기 비트라인콘택에 도전성물질을 매립하여 비트라인을 형성하는 공정과;Embedding a conductive material in the bit line contact to form a bit line;
상기 전체구조의 상부에 질화막을 형성하고 상기 불순물영역중 나머지 다른 하나를 노출시키도록 상기 질화막과 제1층간절연막을 선택적으로 제거하여 하부전극용 제1콘택을 형성하는 공정과;Forming a nitride film over the entire structure and selectively removing the nitride film and the first interlayer insulating film to expose the other one of the impurity regions to form a first contact for the lower electrode;
상기 하부전극용 제1콘택내에 제1콘택플러그를 형성하는 공정과;Forming a first contact plug in the first contact for the lower electrode;
상기 전체구조의 상부에 질화막을 형성하고 상기 불순물영역중 다른 하나를 노출시키도록 상기 질화막과 제1층간절연막을 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 상기 하부전극용 제1콘택과 중첩하면서 이보다 폭이 넓은 하부전극용 제2콘택을 형성하는 공정;A nitride film is formed on the entire structure and the nitride film and the first interlayer insulating film are exposed and developed to expose another one of the impurity regions, and then selectively removed to overlap the first contact for the lower electrode. Forming a second contact for the lower electrode wider than this;
상기 하부전극용 제2콘택에 제2콘택플러그를 형성하는 공정을 포함하여 구성되는 것을 특징으로한다.And forming a second contact plug on the second contact for the lower electrode.
본 발명의 기술적 요지는, 캐패시터의 콘택 모양을 변화시켜 셀 캐패시터 콘택에 의해 비트라인간 서로 직접적으로 마주보게 되는 부분을 줄이고, 셀 캐패시터 콘택과 비트라인간에 새로운 기생 캐패시터를 형성하여 서로 상쇄되도록 하여 비트라인과 비트라인사이의 캐패시터를 줄여 비트라인 대 비트라인 커플링 노이즈를 줄일 수 있다.The technical gist of the present invention is to change the contact shape of the capacitor to reduce the portion directly facing each other between the bit lines by the cell capacitor contact, form a new parasitic capacitor between the cell capacitor contact and the bit line to offset each other By reducing the capacitor between the line and the bitline, the bitline-to-bitline coupling noise can be reduced.
도 1 은 종래 기술에 따른 비트라인 대 비트라인 커플링노이즈를 설명하기 위한 레이아웃도이다.1 is a layout for explaining bit line to bit line coupling noise according to the prior art.
도 2 는 종래기술에 따른 반도체소자의 캐패시터 제조공정에 있어서, 비트라인과 콘택의 레이아웃도이다.2 is a layout view of bit lines and contacts in a capacitor manufacturing process of a semiconductor device according to the prior art.
도 3 는 본 발명에 따른 반도체소자의 캐패시터 제조공정에 있어서, 비트라인과 콘택의 레이아웃도이다.3 is a layout view of bit lines and contacts in a capacitor manufacturing process of a semiconductor device according to the present invention.
도 4 내지 5 은 본 발명에 따른 반도체소자의 캐패시터 제조공정을 설명하기 위한 단면도로서, 도 3 의 Ⅳ-Ⅳ 선에 따른 단면도이다.4 to 5 are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to the present invention, and are cross-sectional views taken along line IV-IV of FIG. 3.
도 6 내지 7 은 본 발명에 따른 반도체소자의 캐패시터 제조공정을 설명하기 위한 단면도로서, 도 3 의 Ⅵ-Ⅵ 선에 따른 단면도이다.6 to 7 are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to the present invention, and are cross-sectional views taken along line VI-VI of FIG. 3.
<도면의 주요부분에 대한 부호의설명＞<Description of the code for the main part of the drawing>
1 : 실리콘기판 2 : 소자분리막1: silicon substrate 2: device isolation film
3 : 게이트산화막 4 : 게이트3: gate oxide film 4: gate
5 : 스페이서 6 : 불순물영역5 spacer 6 impurity region
7 : 제1 층간절연막 8 : 비트라인7: first interlayer insulating film 8: bit line
9 : 질화막 10 : 하부전극용 제1콘택9: nitride film 10: first contact for lower electrode
11 : 제1 콘택플러그 12 : 제2층간절연막11: first contact plug 12: second interlayer insulating film
13 : 하부전극용 제2콘택 14 : 제2콘택플러그13 second contact for the lower electrode 14 second contact plug
A, B, C, D : 비트라인 E : 콘택A, B, C, D: Bitline E: Contact
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3 는 본 발명에 따른 반도체소자의 캐패시터 제조공정에 있어서, 비트라인과 콘택의 레이아웃도이다.3 is a layout view of bit lines and contacts in a capacitor manufacturing process of a semiconductor device according to the present invention.
도 4 내지 5 은 본 발명에 따른 반도체소자의 캐패시터 제조공정을 설명하기 위한 단면도로서, 도 3 의 Ⅳ-Ⅳ 선에 따른 단면도이다.4 to 5 are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to the present invention, and are cross-sectional views taken along line IV-IV of FIG. 3.
도 6 내지 7 은 본 발명에 따른 반도체소자의 캐패시터 제조공정을 설명하기 위한 단면도로서, 도 3 의 Ⅵ-Ⅵ 선에 따른 단면도이다.6 to 7 are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to the present invention, and are cross-sectional views taken along line VI-VI of FIG. 3.
도 4 에 도시된 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 먼저 실리콘기판(1)상에 활성영역과 필드영역을 정의해 주는 소자분리막(2)을 형성한다.As shown in FIG. 4, in the method of manufacturing a capacitor of a semiconductor device according to the present invention, first, an isolation layer 2 for defining an active region and a field region is formed on a silicon substrate 1.
또한, 소자가 형성될 활성영역상에 게이트산화막과 게이트를 형성하기 위해 산화물질과 도전성물질을 순차적으로 증착하고, 이를 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 게이트산화막(3)과 게이트(4)를 형성한다.In addition, in order to form the gate oxide film and the gate on the active region where the device is to be formed, the oxide material and the conductive material are sequentially deposited, and after the exposure and development processes are selectively removed, the gate oxide film 3 and the gate are removed. (4) is formed.
그다음, 게이트산화막(3)과 게이트(4)측벽에 스페이서(5)를 형성하고, 실리콘기판(1)의 노출된 부분에 불순물을 주입하여 소오스 및 드레인용 불순물영역(6)을 형성한다.Then, spacers 5 are formed on the sidewalls of gate oxide film 3 and gate 4, and impurities are implanted into the exposed portions of silicon substrate 1 to form source and drain impurity regions 6.
이어서, 전체 구조의 상부에 BPSG막(7)을 형성하고, 상기 불순물영역(6)들중 하나를 노출시키도록 상기 BPSG(7)을 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 비트라인콘택(미도시)을 형성한다.Subsequently, a BPSG film 7 is formed on the entire structure, and the BPSG 7 is exposed and developed to expose one of the impurity regions 6, and then selectively removed. A contact (not shown) is formed.
그다음, 상기 비트라인콘택을 포함한 전체 구조의 상부에 도전성 물질을 증착하고, 이를 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 상기 불순물영역(6)과 접촉하는 비트라인(8)을 형성한다.Thereafter, a conductive material is deposited on the entire structure including the bit line contact, and after the exposure and development processes are performed, it is selectively removed to form the bit line 8 in contact with the impurity region 6. .
이어서, 도 5 에 도시된 바와같이, 상기 비트라인(8)을 포함한 전체 구조의 상부에 질화막(9)을 형성한다.Subsequently, as shown in FIG. 5, a nitride film 9 is formed on the entire structure including the bit line 8.
그다음, 상기 불순물영역(6)중 다른 하나를 노출시키도록 상기 질화막(9)과 상기 BPSG막(7)을 선택적으로 제거하여 제1하부전극콘택(10)을 형성한다.Thereafter, the nitride film 9 and the BPSG film 7 are selectively removed to expose the other one of the impurity regions 6 to form the first lower electrode contact 10.
이어서, 도 6 에 도시된 바와같이, 상기 제1하부전극콘택(10)에 도전성 플러그(11)를 형성하고 전체 구조의 상부에 제2 층간절연막(12)을 형성한다.Subsequently, as shown in FIG. 6, a conductive plug 11 is formed in the first lower electrode contact 10, and a second interlayer insulating film 12 is formed on the entire structure.
또한, 이를 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 제2하부전극콘택(13)을 형성한다.In addition, the second lower electrode contact 13 is formed by selectively removing it after the exposure and development processes.
이때, 상기 제2하부전극콘택(13) 형성시에 상기 남아 있는 질화막(9)은 식각방지층으로 작용한다.In this case, the remaining nitride film 9 serves as an etch stop layer when the second lower electrode contact 13 is formed.
그다음, 도 7 에 도시된 바와같이, 상기 제2하부전극콘택(13)내에 도전성물질을 증착하고 이를 전면식각을 통해 제2하부전극(14)을 형성한다.Then, as illustrated in FIG. 7, a conductive material is deposited in the second lower electrode contact 13 and the second lower electrode 14 is formed by etching the entire surface.
이렇게하여, 도 3 에 도시된 바와같이, 본 발명에서의 셀 캐패시터 콘택은, 종래 기술인 도 2 에서의 콘택과 비교하여 볼때 길게 형성됨을 알 수 있다.Thus, as shown in Figure 3, it can be seen that the cell capacitor contact in the present invention is formed long compared with the contact in Figure 2 of the prior art.
상기한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the capacitor manufacturing method of the semiconductor device according to the present invention has the following effects.
본 발명은 캐패시터의 콘택 모양을 변화시켜 비트라인간을 막아 주는 면적을 넓혀주어 비트라인-절연막-비트라인으로 이루어지는 비트라인 대 비트라인사이의 기생 캐패시터를 감소시켜 커플링 노이즈를 줄일 수 있다.The present invention can reduce the coupling noise by changing the contact shape of the capacitor to widen the area blocking the bit lines, thereby reducing the parasitic capacitor between the bit line and the bit line consisting of the bit line-insulating film-bit line.
이로 인하여 센싱 앰프(Sence Amplify)의 센싱마진(Sencing Margin)을 넓혀 동일한 셀 캐패시터 용량에 대하여 리프레쉬 특성을 향상시킬 수 있다.As a result, the sensing margin of the sensing amplifier (Sence Amplify) can be extended to improve the refresh characteristics for the same cell capacitor capacity.
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| KR1019980062013A KR20000045455A (en) | 1998-12-30 | 1998-12-30 | Method for manufacturing a capacitor of a semiconductor device |
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Cited By (1)
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|---|---|---|---|---|
| US9057921B2 (en) | 2012-02-10 | 2015-06-16 | Samsung Display Co., Ltd. | Thin film transistor array panel and liquid crystal display device including the same |
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1998
- 1998-12-30 KR KR1019980062013A patent/KR20000045455A/en not_active Application Discontinuation
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|---|---|---|---|---|
| US9057921B2 (en) | 2012-02-10 | 2015-06-16 | Samsung Display Co., Ltd. | Thin film transistor array panel and liquid crystal display device including the same |
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