KR20000044881A - Method for forming shallow trench isolation of semiconductor device - Google Patents
Method for forming shallow trench isolation of semiconductor device Download PDFInfo
- Publication number
- KR20000044881A KR20000044881A KR1019980061384A KR19980061384A KR20000044881A KR 20000044881 A KR20000044881 A KR 20000044881A KR 1019980061384 A KR1019980061384 A KR 1019980061384A KR 19980061384 A KR19980061384 A KR 19980061384A KR 20000044881 A KR20000044881 A KR 20000044881A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- oxide film
- forming
- film
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
Description
본 발명은 반도체 소자의 쉘로우 트랜치 소자분리막(Shallow Trench Isolation; STI) 형성 방법에 관한 것으로, 특히 트랜치의 내부 구조를 변경하고 트랜치 매립 산화막의 증착 특성을 이용하여 갭 매립 특성이 우수한 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a shallow trench isolation layer (STI) in a semiconductor device, and in particular, a shallow trench in a semiconductor device having excellent gap filling characteristics by changing an internal structure of a trench and using deposition characteristics of a trench buried oxide film. The present invention relates to a device isolation film forming method.
도 1a 내지 1c는 종래 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of devices sequentially illustrated to explain a method of forming a shallow trench isolation layer in a conventional semiconductor device.
도 1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한 후 ISO 마스크를 이용한 식각 공정으로 패드 질화막(13) 및 패드 산화막(12)을 식각한 다음, 트랜치 식각 공정으로 실리콘 기판(11)을 식각하여 트랜치를 형성한다. 이후, 열산화 공정을 실시하여 트랜치가 형성된 실리콘 기판 저부 및 측부에 사이드월 실리콘 산화막(14)을 형성한다.As shown in FIG. 1A, the pad oxide film 12 and the pad nitride film 13 are sequentially formed on the silicon substrate 11, and then the pad nitride film 13 and the pad oxide film 12 are etched using an ISO mask. After etching, the silicon substrate 11 is etched by a trench etching process to form a trench. Thereafter, a thermal oxidation process is performed to form the sidewall silicon oxide film 14 on the bottom and side of the silicon substrate where the trench is formed.
도 1b에 도시된 바와 같이, 전체 구조 상부에 트랜치 매립 산화막(15)을 형성한다.As shown in FIG. 1B, a trench buried oxide film 15 is formed over the entire structure.
도 1c에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정을 실시하고 패드 질화막(13)을 제거하므로써 소자분리막(16)이 형성되게 된다.As shown in FIG. 1C, the device isolation layer 16 is formed by performing a chemical mechanical polishing (CMP) process and removing the pad nitride layer 13.
이와 같은 쉘로우 트랜치 소자분리막 형성시, 트랜치 매립 산화막(15)은 LPCVD 산화막, O3-TEOS APCVD 산화막 및 고밀도 플라즈마 산화막 중 어느 하나를 이용하여 형성한다. 그러나 LPCVD 산화막은 갭 매립 특성이 불량하여 0.30㎛ 이하의 디자인 룰(design rule)을 갖는 소자에는 적용이 불가능하며, 고밀도 플라즈마 산화막은 갭 매립 특성은 상당히 우수하나 플라즈마에 의한 손상과 막 내에 불순물이 발생하게 되는 문제가 있다. 따라서, O3-TEOS APCVD 산화막이 트랜치 매립 산화막으로 주로 사용되고 있다. 그러나 O3-TEOS APCVD 산화막은 O3와 TEOS의 반응 특성에 기인하여 하지막의 종류에 따라 증착 두께와 막의 특성이 변화되는 문제점이 있다. 이러한 문제점을 해결하기 위한 방법은 다음과 같다.In forming the shallow trench device isolation film, the trench buried oxide film 15 is formed using any one of an LPCVD oxide film, an O 3 -TEOS APCVD oxide film, and a high density plasma oxide film. However, LPCVD oxide film is poor in gap filling property and cannot be applied to devices with design rule of 0.30㎛ or less. High density plasma oxide film has excellent gap filling property but plasma damage and impurities are generated in the film. There is a problem done. Therefore, O 3 -TEOS APCVD oxide film is mainly used as a trench buried oxide film. However, the O 3 -TEOS APCVD oxide film has a problem in that deposition thickness and film characteristics change depending on the type of the underlying film due to the reaction characteristics of O 3 and TEOS. The method for solving this problem is as follows.
첫 번째 방법은 질소(N2) 또는 암모니아(NH3) 또는 이들의 혼합 기체를 사용한 플라즈마에 의하여 하지막을 처리한 후 O3-TEOS산화막을 증착하는 방법이다. 이 방법은 좁은 트랜치 내부의 균일한 처리 문제와 처리 과정 중에 발생하는 금속 오염 등의 문제점이 있다.The first method is a method of depositing an O 3 -TEOS oxide film after treating the underlying film by plasma using nitrogen (N 2 ) or ammonia (NH 3 ) or a mixture of these gases. This method has problems such as uniform processing problems in narrow trenches and metal contamination generated during processing.
두 번째 방법은 O3-TEOS의 반응 특성상, O3농도를 감소시키면 하지 의존성이 없어지는 특성을 사용한 것으로, 증착 초기에는 저농도 O3를 사용하고 다음 단계에서는 고농도 O3를 사용하는 2단계 증착 방법에 의해 트랜치 매립 산화막을 형성하는 방법이다. 그러나 이 방법은 저농도 O3상태에서 증착되는 경우 갭 매립 특성이 고농도 O3를 사용한 경우에 미치지 못하기 때문에 적용에 한계가 있다.The second method uses the characteristic that the dependence of O 3 -TEOS on the lower the O 3 concentration, the lower the dependence on the substrate, the lower concentration O 3 at the beginning of deposition and the higher concentration O 3 in the next step Is a method of forming a trench buried oxide film. However, this method is limited in application because they do not reach when the gap filling characteristics when deposited at a low concentration O 3 state using a high concentration of O 3.
세 번째 방법은 반응 특성상 증착 온도를 증가시키면 하지 의존성이 감소하는 특성을 이용한 방법이다. 즉, 일반적인 증착 온도는 400℃인데 비하여, 공정 온도를 500℃로 하여 하지 의존성 문제는 개선되지만, 증착 특성이 플로우-라이크(flow-like)한 상태에서 등각(conformal) 증착이 이루어지기 때문에 트랜치 내부에 심(seam)이 존재하며, 후속 공정 진행 후 갭 매립 특성이 불량하게 나타난다. 도 1b에 나타난 것과 같이 O3-TEOS막으로 된 트랜치 매립 산화막(15)의 중간에서 두 증착면이 만나기 때문에 심(seam; A)이 존재하며, 이 부분은 후속 습식 세정 공정에서 타 부위에 비하여 빨리 손상되어 도 1c와 같은 그루브(groove; B)가 존재하게 된다. 이러한 그루브(B)는 후속 폴리실리콘 배선 식각 공정에서 브리지를 유발하는 원인으로 작용한다.The third method is to use the property that the dependence of the ground decreases as the deposition temperature is increased due to the reaction characteristics. In other words, the general deposition temperature is 400 ° C, whereas the process temperature is 500 ° C, which improves the dependence problem of the ground, but the conformal deposition is performed in a trench-like state in which the deposition characteristics are flow-like. A seam is present in the gap, and the gap filling property is poor after a subsequent process. As shown in FIG. 1B, a seam A exists because two deposition surfaces meet in the middle of the trench buried oxide film 15 formed of an O 3 -TEOS film, and this part has a seam compared to other parts in a subsequent wet cleaning process. It is quickly damaged and there is a groove B as shown in Fig. 1C. This groove B serves as a cause of the bridge in the subsequent polysilicon wiring etching process.
따라서, 본 발명은 O3-TEOS막을 이용하여 트랜치 매립 산화막을 형성하는 경우, 트랜치 저부에 형성된 실리콘 산화막을 제거하여 트랜치 측벽과 저부의 증착 속도를 다르게 제어하므로써, 갭 매립 특성이 향상되고 그루브의 발생이 억제된 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 제공하는데 그 목적이 있다.Therefore, in the present invention, when the trench buried oxide film is formed using the O 3 -TEOS film, the gap buried property is improved and grooves are improved by removing the silicon oxide film formed on the trench bottom and controlling the deposition rates of the trench sidewalls and the bottom. It is an object of the present invention to provide a method for forming a shallow trench isolation film for a suppressed semiconductor device.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법은 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 ISO 마스크를 이용한 식각 공정으로 패드 질화막 및 패드 산화막을 식각하는 단계와, 트랜치 식각 공정으로 실리콘 기판을 식각하여 트랜치를 형성하는 단계와, 열산화 공정을 실시하여 상기 트랜치 저부 및 측부에 사이드월 실리콘 산화막을 형성하는 단계와, 비등방성 식각 공정을 실시하여 상기 트랜치 저부의 사이드월 실리콘 산화막을 제거하는 단계와, 전체 구조 상부에 트랜치 매립 산화막을 형성한 후 열처리 공정을 실시하는 단계와, 화학적 기계적 연마 공정을 실시한 후 상기 패드 질화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to the method of forming a shallow trench device isolation layer of a semiconductor device according to the present invention, a pad oxide film and a pad nitride film are sequentially formed on a silicon substrate, and then the pad nitride film and the pad oxide film are etched by an etching process using an ISO mask. And forming a trench by etching the silicon substrate by a trench etching process, forming a sidewall silicon oxide layer on the bottom and side of the trench by performing a thermal oxidation process, and performing an anisotropic etching process. Removing the sidewall silicon oxide film at the bottom of the trench; forming a trench buried oxide film over the entire structure; and then performing a heat treatment process; and removing the pad nitride film after performing a chemical mechanical polishing process. It is characterized by.
도 1a 내지 1c는 종래 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.1A to 1C are cross-sectional views of devices sequentially shown to explain a method of forming a shallow trench isolation layer in a conventional semiconductor device.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.2A to 2C are cross-sectional views of devices sequentially shown to explain a method of forming a shallow trench isolation layer in a semiconductor device according to the present invention.
도 3은 증착 온도에 따른 실리콘 기판 상에서와 실리콘 산화막 상에서의 증착 비율을 나타내는 그래프.3 is a graph showing deposition rates on a silicon substrate and on a silicon oxide film according to deposition temperature.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
21 : 실리콘 기판 22 : 패드 산화막21 silicon substrate 22 pad oxide film
23 : 패드 질화막 24 : 사이드월 실리콘 산화막23: pad nitride film 24: sidewall silicon oxide film
25 : 트랜치 매립 산화막 26 : 소자분리막25 trench embedded oxide film 26 device isolation film
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A to 2C are cross-sectional views of devices sequentially illustrated to explain a method of forming a shallow trench isolation layer in a semiconductor device according to the present invention.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상부에 패드 산화막(22) 및 패드 질화막(23)을 순차적으로 형성한 후 ISO 마스크를 이용한 식각 공정으로 패드 질화막(23) 및 패드 산화막(22)을 식각한 다음, 트랜치 식각 공정으로 실리콘 기판(21)을 식각하여 트랜치를 형성한다. 이후, 열산화 공정을 실시하여 실리콘 산화막을 성장시키므로써, 트랜치 저부 및 측부에 사이드월 실리콘 산화막(24)을 형성한다.As shown in FIG. 2A, the pad oxide layer 22 and the pad nitride layer 23 are sequentially formed on the silicon substrate 21, and then the pad nitride layer 23 and the pad oxide layer 22 are etched using an ISO mask. After etching, the silicon substrate 21 is etched by a trench etching process to form a trench. Thereafter, a thermal oxidation process is performed to grow the silicon oxide film, thereby forming the sidewall silicon oxide film 24 at the bottom and side of the trench.
도 2b에 도시된 바와 같이, 비등방성 식각 공정을 실시하여 트랜치 저부의 사이드월 실리콘 산화막(24)을 제거한다. 이에 의해 내부의 양 측벽은 실리콘 산화막으로 되고 저부는 실리콘막으로 되는 트랜치를 형성한다. 사이드월 실리콘 산화막(24)의 두께는 100 ∼ 200Å이므로, 트랜치 바닥에서 실리콘 기판(21)이 노출되도록 식각 타겟을 결정하며, 식각 손상을 최소화하기 위하여 과도식각은 0 ∼ 10% 범위 내에서 실시한다. 이후, 전체 구조 상부에 트랜치 매립 산화막(25)을 형성한다. 트랜치 매립 산화막(25)으로는 O3-TEOS 산화막을 이용하며, 형성 온도는 500℃ 미만으로 하고, O3의 농도는 3 ∼ 12%로 한다. O3-TEOS 산화막의 실리콘 기판 상에서의 증착 속도(RSi)와 사이드 월 산화막(24) 상에서의 증착 속도(RTh-Ox)는 O3농도가 2wt% 이상에서는 주로 증착 온도의 함수이며, 일반적인 증착 장비에서는 도 3과 같은 특성을 나타낸다.As shown in FIG. 2B, an anisotropic etching process is performed to remove the sidewall silicon oxide layer 24 at the bottom of the trench. This forms a trench in which both side walls of the inside become a silicon oxide film and the bottom part becomes a silicon film. Since the thickness of the sidewall silicon oxide film 24 is 100 to 200Å, the etching target is determined to expose the silicon substrate 21 at the bottom of the trench, and the transient etching is performed within the range of 0 to 10% to minimize the etching damage. . Thereafter, a trench buried oxide film 25 is formed over the entire structure. As the trench buried oxide film 25, an O 3 -TEOS oxide film is used, the formation temperature is less than 500 ° C., and the concentration of O 3 is 3 to 12%. The deposition rate (R Si ) on the silicon substrate of the O 3 -TEOS oxide film and the deposition rate (R Th-Ox ) on the sidewall oxide film 24 are mainly a function of the deposition temperature when the O 3 concentration is 2 wt% or more, Deposition equipment exhibits the same characteristics as in FIG. 3.
도 3은 증착 온도에 따른 실리콘 기판 상에서와 실리콘 산화막 상에서의 증착 비율을 나타내는 그래프이다.3 is a graph showing deposition rates on a silicon substrate and on a silicon oxide film according to deposition temperature.
도 3의 그래프에서 알 수 있는 바와 같이, 400 ∼ 500℃의 범위에서 트랜치 매립 산화막을 증착하면 실리콘 기판(21)이 노출된 트랜치 저부에서의 증착 속도가 사이드월(24)이 형성되어 있는 트랜치 측벽에서의 증착 속도보다 크기 때문에 갭 매립 특성이 향상되고, 두 증착면이 만나서 형성되는 심(seam)의 위치(C)가 도 2b에 도시된 것과 같이 트랜치 매립 산화막 상측으로 이동하게 된다. 트랜치 매립 산화막(25)을 형성한 후에는 1000 ∼ 1100℃의 온도 조건에서 N2가스 분위기로 30 ∼ 20분간 열처리를 실시하여 트랜치 매립 산화막(25)의 막 구조를 치밀화하고, 트랜치 저부의 사이드월 실리콘 산화막(24)을 제거하는 비등방성 식각 공정에서 발생한 식각 손상층을 회복시킨다.As can be seen from the graph of FIG. 3, when the trench buried oxide film is deposited in the range of 400 to 500 ° C., the trench sidewalls at which the sidewalls 24 are formed are deposited at the bottom of the trench where the silicon substrate 21 is exposed. Since the gap filling property is improved since the deposition rate is larger than that in FIG. 2, the position C of the seam where the two deposition surfaces meet each other is moved to the upper portion of the trench buried oxide film as shown in FIG. 2B. After the trench buried oxide film 25 is formed, heat treatment is performed for 30 to 20 minutes in an N 2 gas atmosphere at a temperature of 1000 to 1100 ° C. to densify the film structure of the trench buried oxide film 25, and the sidewall of the trench bottom is formed. The etch damage layer generated in the anisotropic etching process of removing the silicon oxide film 24 is recovered.
도 2c는 화학적 기계적 연마(CMP) 공정을 실시한 후 패드 질화막(23)을 제거하여 소자분리막(26)을 형성한 상태를 나타내는 단면도이다. 심(C)의 위치가 트랜치 매립 산화막(25)의 상측으로 이동하였기 때문에, 소자분리막(26)에 그루브가 형성되지 않은 우수한 프로파일을 얻을 수 있다.FIG. 2C is a cross-sectional view illustrating a state in which the device isolation film 26 is formed by removing the pad nitride film 23 after performing a chemical mechanical polishing (CMP) process. Since the position of the shim C has moved above the trench buried oxide film 25, an excellent profile in which no groove is formed in the device isolation film 26 can be obtained.
상술한 바와 같이, 본 발명은 쉘로우 트랜치 소자분리막 형성 공정에서 트랜치 매립 산화막으로 O3-TEOS 산화막을 사용하는 경우, 저부는 실리콘 기판이 노출되어 있고 측부에는 사이드월 실리콘 산화막이 형성되도록 트랜치 구조를 변형하므로써, 0.20㎛ 이하의 디자인 룰에서도 우수한 갭 매립 특성과 증착 프로파일을 얻을 수 있다. 특히, 트랜치 매립 산화막에 심(seam) 발생을 최소화하여 후속 공정에서 유발되는 소자분리막 표면의 그루빙 현상을 제거할 수 있다.As described above, when the O 3 -TEOS oxide film is used as the trench buried oxide film in the shallow trench device isolation film forming process, the trench structure is modified such that the bottom portion is exposed to the silicon substrate and the sidewall silicon oxide film is formed on the side. Therefore, excellent gap filling characteristics and deposition profiles can be obtained even in a design rule of 0.20 µm or less. In particular, by minimizing the occurrence of seams in the trench buried oxide film, it is possible to eliminate the grooving phenomenon on the surface of the device isolation film caused in the subsequent process.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061384A KR20000044881A (en) | 1998-12-30 | 1998-12-30 | Method for forming shallow trench isolation of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061384A KR20000044881A (en) | 1998-12-30 | 1998-12-30 | Method for forming shallow trench isolation of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000044881A true KR20000044881A (en) | 2000-07-15 |
Family
ID=19568136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061384A KR20000044881A (en) | 1998-12-30 | 1998-12-30 | Method for forming shallow trench isolation of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000044881A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418475B1 (en) * | 2001-11-28 | 2004-02-11 | 동부전자 주식회사 | Method For Shallow Trench Isolation Of Semiconductor Devices |
| KR100419787B1 (en) * | 2001-11-12 | 2004-02-21 | 아남반도체 주식회사 | Formation method of trench oxide in semiconductor device |
| CN111863706A (en) * | 2020-08-28 | 2020-10-30 | 上海华力微电子有限公司 | Flash memory and manufacturing method thereof |
-
1998
- 1998-12-30 KR KR1019980061384A patent/KR20000044881A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419787B1 (en) * | 2001-11-12 | 2004-02-21 | 아남반도체 주식회사 | Formation method of trench oxide in semiconductor device |
| KR100418475B1 (en) * | 2001-11-28 | 2004-02-11 | 동부전자 주식회사 | Method For Shallow Trench Isolation Of Semiconductor Devices |
| CN111863706A (en) * | 2020-08-28 | 2020-10-30 | 上海华力微电子有限公司 | Flash memory and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261921B1 (en) | Method of forming shallow trench isolation structure | |
| CN100375264C (en) | Shallow trench isolation structure and method for formation thereof | |
| US7714392B2 (en) | Method for forming an improved low power SRAM contact | |
| KR100536604B1 (en) | Method of gap-fill using a high density plasma deposision | |
| KR100275730B1 (en) | Trench isolating method | |
| KR20080071693A (en) | Method for removing of oxides and method for filling a trench using the same | |
| US6331472B1 (en) | Method for forming shallow trench isolation | |
| US6777336B2 (en) | Method of forming a shallow trench isolation structure | |
| KR20070000758A (en) | Method for manufacturing field effect transistor having vertical channel | |
| KR20000044881A (en) | Method for forming shallow trench isolation of semiconductor device | |
| KR100895825B1 (en) | Method for forming isolation layer in semiconductor device | |
| US7214595B2 (en) | Method of producing semiconductor devices | |
| KR100482740B1 (en) | Method of embedding oxide film in device isolation trench of semiconductor device | |
| KR100492790B1 (en) | Device isolation insulating film formation method of semiconductor device | |
| KR101025730B1 (en) | Method for isolation in semiconductor device | |
| US6887767B2 (en) | Method for manufacturing semiconductor device | |
| KR100691016B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100876874B1 (en) | Device Separating Method of Semiconductor Device | |
| US6828196B2 (en) | Trench filling process for preventing formation of voids in trench | |
| KR100904612B1 (en) | Method of forming a borderess contact hole | |
| KR100743619B1 (en) | A method for fabricating trench of semiconductor device | |
| KR100477924B1 (en) | Device isolation film formation method of semiconductor device | |
| KR19990031572A (en) | Method for forming gate electrode with silicon nitride film spacer | |
| KR20050118489A (en) | Method for isolation in semiconductor device | |
| KR20050022169A (en) | Method for forming isolation layer of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |