KR20000044609A - 백금 하부 전극을 가진 반도체 소자의 캐패시터형성방법 - Google Patents

Abstract

본 발명은 하부 전극용 백금막과 하부층인 층간절연 산화막 간의 계면 특성 및 접착력을 향상시킬 수 있는 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 접착층(예컨대, 타이타늄막) 상에 하부 전극용 백금막을 증착한 상태에서 접착층을 산화시키는 주된 통로인 백금막의 결정립계를 알루미나(Al₂O₃) 입자로 막아 산소 및 다른 원소의 확산에 의한 접착층의 열화를 방지하는 기술이다. 또한, 본 발명에서는 백금막의 결정립계를 알루미나 입자로 막는 하나의 방법으로 백금막 상에 알루미늄막을 증착하고, 열처리를 통해 백금막의 결정립계로 Al 원자를 확산시키고, 산화 분위기에서 Al 원자와 산소(O₂)의 반응에 의해 알루미나 입자가 형성되도록 하는 방법을 제안한다. 알루미늄은 용융점이 660℃인 저융점 금속으로 적은 열 에너지에 의해서도 빠른 확산이 가능하며, Al 원자는 산소와의 반응성이 매우 크기 때문에 산소와 반응하여 부피가 팽창된 알루미나를 쉽게 형성한다.

Description

백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법

본 발명은 반도체 기술에 관한 것으로, 특히 백금(Pt) 하부 전극을 가진 반도체 소자의 캐패시터 형성방법에 관한 것이다.

DRAM(Dynamic Random Access Memory)을 비롯한 반도체 소자의 고집적화에 따라 캐패시터의 충분한 정전용량을 확보하는 것이 큰 문제로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 수반되는 공정 마진의 저하 때문에 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.

이러한 한계를 극복하기 위하여 초고집적 DRAM에는 고유전체인 BST 등의 고유전 물질을 캐패시터 유전막으로 사용하는 고유전체 캐패시터를 적용하고 있다. 이는 캐패시터의 정전용량이 유전율에 비례하는 원리를 적용한 것이다.

한편, 차세대 비휘발성 메모리 소자로서 각광 받고 있는 강유전체 메모리 소자(FeRAM)에서는 캐패시터를 구성하는 유전물질로서 SrBi₂Ta₂O₉(SBT), Pb(Zr_xTi_1-x)O₃(PZT) 등의 강유전 물질이 사용되고 있다.

이와 같이 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 우수한 유전체 박막 특성을 확보하기 위해서는 상·하부 전극 및 그 주변 물질의 선택과 적절한 공정의 제어가 필수적이다.

현재, 고유전체 캐패시터 또는 강유전체 캐패시터의 상·하부 전극 재료로서 전극 특성이 우수한 백금(Pt)을 주로 사용하고 있다. 백금막은 산소와의 반응성이 거의 없어 옥사이드계 유전체와 접합에서 옥사이드 화합물을 형성하지 않고, 또한 유전체 특성을 향상시키기 위해 행해지는 산소 분위기에서의 고온 열공정 등에 대해서도 우수한 화학적 안정성을 가지고 있다.

이러한 백금막을 하부 전극으로 사용할 때, 하부의 층간절연 산화막(주로, 실리콘산화막)과의 결합력이 좋지 않기 때문에 접착층으로서 산화막과 백금막 모두와 접착력이 우수한 타이타늄(Ti)막을 사용하고 있다.

그러나, 캐패시터 제조 공정시 통상적으로 수행되는 여러 차례의 산화 분위기에서의 고온 공정을 거치면서, 접착층으로 사용된 타이타늄막이 타이타늄산화막(TiO₂)으로 변화되면서 접착력이 감소하고, 부피 팽창 등에 의해 백금막 표면을 거칠게 하며 백금막에 스트레스를 유발하여 백금막을 열화시키는 문제점이 있었다. 뿐만 아니라, 후속 캐패시터 패터닝 후 캐핑(capping) 산화막 등을 증착하고 금속배선 공정을 실시할 때 축적되는 박막의 스트레스에 의해 접착력이 감소된 타이타늄산화막이 벗겨지는 현상이 발생하기도 하여 반도체 소자 제조 공정의 난이도를 증가시키고, 소자 특성을 저하시키는 문제점이 있었다.

첨부된 도면 도 1은 종래기술에 따라 형성된 강유전체 캐패시터의 단면을 도시한 것으로, 하부 전극용 백금막(12)의 타이타늄산화막(11)과의 계면이 거칠게 형성되어 있음을 나타내고 있다. 미설명 도면 부호 '10'은 층간절연 산화막, '13'은 강유전체 박막, '14'는 상부 전극용 백금막을, '15'는 캐핑 산화막, '16'은 금속배선을 각각 나타낸 것이다.

본 발명은 하부 전극용 백금막과 하부층인 층간절연 산화막 간의 계면 특성 및 접착력을 향상시킬 수 있는 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따라 형성된 강유전체 캐패시터의 단면도.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 캐패시터 제조 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 층간절연 산화막 21 : Ti막

22 : 하부 전극용 백금막 23 : 알루미늄막

24 : 결정립계 25 : 알루미나

본 발명은 접착층(예컨대, 타이타늄막) 상에 하부 전극용 백금막을 증착한 상태에서 접착층을 산화시키는 주된 통로인 백금막의 결정립계를 알루미나(Al₂O₃) 입자로 막아 산소 및 다른 원소의 확산에 의한 접착층의 열화를 방지하는 기술이다. 또한, 본 발명에서는 백금막의 결정립계를 알루미나 입자로 막는 하나의 방법으로 백금막 상에 알루미늄막을 증착하고, 열처리를 통해 백금막의 결정립계로 Al 원자를 확산시키고, 산화 분위기에서 Al 원자와 산소(O₂)의 반응에 의해 알루미나 입자가 형성되도록 하는 방법을 제안한다. 알루미늄은 용융점이 660℃인 저융점 금속으로 적은 열 에너지에 의해서도 빠른 확산이 가능하며, Al 원자는 산소와의 반응성이 매우 크기 때문에 하기의 화학식 1과 같이 산소와 반응하여 부피가 팽창된 알루미나를 쉽게 형성한다.

2Al + 3/2O₂→Al₂O₃

상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법은, 소정의 하부층 상부에 형성된 층간절연 산화막 상에 접착층을 형성하는 제1 단계; 상기 접착층 상에 하부 전극용 백금막을 형성하는 제2 단계; 및 상기 백금막의 결정립계에 다수의 알루미나 입자가 형성되도록 하는 제3 단계를 포함하여 이루어진다.

또한, 상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법은, 소정의 하부층 상부에 형성된 층간절연 산화막 상에 접착층을 형성하는 제1 단계; 상기 접착층 상에 하부 전극용 백금막을 형성하는 제2 단계; 상기 백금막 상에 알루미늄막을 형성하는 제3 단계; 및 산화 분위기에서 열처리를 실시하여 상기 백금막의 결정립계에 알루미늄 원자를 확산시키고, 상기 알루미늄 원자와 산소의 반응으로 알루미나 입자가 형성되도록 하는 제4 단계를 포함하여 이루어진다.

또한, 상기의 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법은, 소정의 하부층 상부에 형성된 층간절연 산화막 상에 접착층을 형성하는 제1 단계; 상기 접착층 상에 하부 전극용 백금막을 형성하는 제2 단계; 상기 백금막 상에 알루미늄막을 형성하는 제3 단계; 제1 열처리를 실시하여 상기 백금막의 결정립계에 알루미늄 원자를 확산시키는 제4 단계; 잔류하는 상기 알루미늄막을 제거하는 제5 단계; 및 산화 분위기에서 열처리를 상기 백금막의 결정립계에 확산된 상기 알루미늄 원자와 산소의 반응으로 알루미나 입자가 형성되도록 하는 제6 단계를 포함하여 이루어진다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2a 및 도 2b는 본 발명의 일 실시예에 따른 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은, 우선 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마치고, 평탄화된 층간절연 산화막(20)이 형성된 웨이퍼 상에 접착층으로서 Ti막(21)을 형성한 다음, 그 상부에 스퍼터링(sputtering)법을 사용하여 1000∼3000Å 두께의 하부 전극용 백금막(22)을 증착한다.

계속하여, 도 2b에 도시된 바와 같이 백금막(22) 상에 알루미늄(Al)막(23)을 스퍼터링법으로 증착하고, 산소 분위기에서 열처리를 실시하여 Al 원자가 백금막(22)의 결정립계(24)로 확산하여 들어가도록 한다. 이때, 알루미늄막(23) 증착 직후 열처리를 실시하지 않고, 캐패시터 패터닝 후 통상적으로 행해지는 고온 산소 분위기의 열처리로 이를 대체할 수 있다.

이와 같은 열처리시 백금막(22)의 결정립계(24)로 확산된 Al 원소와 산소가 반응하여 알루미나(Al₂O₃)(25)를 형성하고, 알루미나(25)는 백금막(22)의 결정립계(24) 내에서 산소 및 다른 원소들의 확산을 차단하는 역할을 하게 된다.

이후, 남아있는 알루미늄막(25)은 습식 또는 건식 식각법을 사용하여 제거한 다음, 일련의 공정을 통해 유전체 박막 및 상부 전극용 백금막을 형성하고, 사진 및 식각 공정을 통해 캐패시터를 패터닝한 후, 캐핑 산화막 및 금속배선 형성 공정을 실시한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예를 들어, 전술한 실시예에서는 알루미늄막 증착 후, 산소 분위기에서 열처리하여 백금막의 결정립계에 알루미나가 형성되도록 하는 공정을 일례로 들어 설명하였으나, 본 발명은 알루미늄막 증착 후 열처리를 통해 Al 원자를 백금막의 결정립계로 확산시키고, 알루미늄막을 제거한 다음 산소 분위기에서 다시 열처리하는 경우에도 적용될 수 있다.

전술한 본 발명은 하부 전극용 백금막과 층간절연 산화막 간의 계면 특성 및 접착력을 향상시키는 효과가 있으며, 이로 인하여 캐패시터 특성 및 소자의 신뢰도를 향상시키는 효과를 기대할 수 있다.

Claims (7)

1. 소정의 하부층 상부에 형성된 층간절연 산화막 상에 접착층을 형성하는 제1 단계;

   상기 접착층 상에 하부 전극용 백금막을 형성하는 제2 단계; 및

   상기 백금막의 결정립계에 다수의 알루미나 입자가 형성되도록 하는 제3 단계

   를 포함하여 이루어진 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서,

   상기 접착층이 타이타늄막인 것을 특징으로 하는 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.
3. 소정의 하부층 상부에 형성된 층간절연 산화막 상에 접착층을 형성하는 제1 단계;

   상기 접착층 상에 하부 전극용 백금막을 형성하는 제2 단계;

   상기 백금막 상에 알루미늄막을 형성하는 제3 단계; 및

   산화 분위기에서 열처리를 실시하여 상기 백금막의 결정립계에 알루미늄 원자를 확산시키고, 상기 알루미늄 원자와 산소의 반응으로 알루미나 입자가 형성되도록 하는 제4 단계

   를 포함하여 이루어진 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.
4. 제 3 항에 있어서,

   상기 제4 단계 수행 후,

   잔류하는 상기 알루미늄막을 제거하는 제5 단계를 더 포함하여 이루어진 것을 특징으로 하는 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 접착층이 타이타늄막인 것을 특징으로 하는 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.
6. 소정의 하부층 상부에 형성된 층간절연 산화막 상에 접착층을 형성하는 제1 단계;

   상기 접착층 상에 하부 전극용 백금막을 형성하는 제2 단계;

   상기 백금막 상에 알루미늄막을 형성하는 제3 단계;

   제1 열처리를 실시하여 상기 백금막의 결정립계에 알루미늄 원자를 확산시키는 제4 단계;

   잔류하는 상기 알루미늄막을 제거하는 제5 단계; 및

   산화 분위기에서 열처리를 상기 백금막의 결정립계에 확산된 상기 알루미늄 원자와 산소의 반응으로 알루미나 입자가 형성되도록 하는 제6 단계

   를 포함하여 이루어진 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.
7. 제 6 항에 있어서,

   상기 접착층이 타이타늄막인 것을 특징으로 하는 백금 하부 전극을 가진 반도체 소자의 캐패시터 형성방법.