KR20000044265A - 입력 기준신호의 주파수 오프셋 검출장치 - Google Patents

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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야:통신시스템에 관한 것이다.
나. 발명이 해결하려고 하는 기술적 과제:디지털 위상동기루프로 입력되는 기준신호의 주파수 오프셋을 미리 검출하여 SDH 장치 클럭의 안정도를 높여줌으로써 장치 클럭의 신뢰성과 품질을 향상시킬 수 있는 주파수 오프셋 검출장치를 제공함에 있다.
다. 그 발명의 해결방법의 요지:위상동기루프를 이용한 입력기준신호의 주파수 오프셋 검출장치에 있어서, 입력기준신호와 내부 발진클럭을 각각 분주하여 메인클럭과, 위상검출시 상기 입력기준신호와 비교대상이 되는 클럭신호를 발생하여 출력하는 클럭발생기와, 상기 메인클럭을 기준으로 상기 입력기준신호의 위상 검출을 제어하기 위한 신호들을 발생하여 출력하는 위상 검출 제어기와, 상기 위상 검출 제어기로부터 입력되는 제어신호 입력에 따라 그 동작이 제어되며 상기 메인클럭을 카운트하여 상기 입력기준신호의 위상 에러 데이터를 검출하여 출력하는 위상 검출기와, 상기 위상 검출 제어기로부터 입력되는 동작 싸이클 주기 동안 상기 위상 에러 데이터를 저역 필터링하고, 필터링된 데이터를 상기 위상동기루프의 락 레인지 허용범위와 비교하여 폴트 상태비트를 출력하는 필터와, 상기 위상 에러 데이터와 폴트 상태 비트를 입력하여 임계시간 동안 상기 입력기준신호가 위상고정조건을 만족하는가를 검출하는 폴트 검출기로 구성함을 특징으로 한다.
라. 발명의 중요한 용도:SDH장치와 같은 통신시스템에 사용할 수 있다.

Description

입력 기준신호의 주파수 오프셋 검출장치
본 발명은 전송시스템에 관한 것으로, 특히 클럭발생회로내의 위상동기루프로 입력되는 기준신호가 위상동기루프 락(lock) 허용범위내의 값을 가지는가를 검출하기 위한 주파수 오프셋 검출장치에 관한 것이다.
일반적으로 전송시스템에서는 각 노드(예를 들면 교환기 간 또는 노드 내)의 동기 타이밍 신호를 정합시키기 위한 회로로 클럭발생회로를 내장하고 있다. 종래 클럭발생회로에 구비된 위상동기루프(Phased Locked Loop:PLL)는 아날로그(Analog) 방식으로 설계되며, 상기 아날로그 방식으로 설계된 PLL은 PDH(Plesiochronous Digital Hierarchy) 방식에 사용되거나 동기 디지털 계층(Synchronous Digital Hierarchy, 이하"SDH"라 칭함) 방식에서 사용되고 있다. 그리고 오늘날에는 디지털 방식으로 설계된 디지털 프로세싱 위상동기루프가 SDH 장치에 널리 사용되고 있다.
도 1은 멀티바이브레이터(Multivibrator) 로직을 이용한 펄스검출회로 예시도를 도시한 것이다. 멀티바이브레이터를 이용한 도 1의 펄스검출회로는 저항R1과 커패시터 C1에 의한 시상수를 설정해 줌으로써 클럭발생회로로 입력되는 기준신호(이하 입력기준신호라함)의 펄스존재여부를 검출한다. 이와 같이 멀티바이브레이터를 이용하여 입력기준신호(8KHz)의 펄스존재여부를 검출하기 위해서는 우선적으로 커패시터 C1과 저항 R1의 값을 결정해야 한다. 데이터 쉬트(Data Sheet)에서 권고하는 각 소자 값의 범위는 커패시터 C1이 1000[pF] 이상이며, 저항 R1은 15[KΩ] 이상이다. 그리고 이때 사용되는 시상수의 계산은 하기 수학식 1로 정의된다.
tW=0.45×CEXT×REXT
따라서 듀티 50%인 8KHz 입력기준신호의 1/2 주기는 62.5μsec가 된다. 이에 따라 8KHz 입력기준신호의 펄스존재여부를 검출하기 위해서는 시상수가 적어도 62.5μsec 보다는 커야 한다. 또한 각 소자의 공차(tolerance)도 고려해야 한다.
도 2는 도 1에 대한 동작 타이밍도를 도시한 것이다. 상기 수학식 1에 의해 설정된 회로구성에서, 입력기준신호가 도 2에 도시한 바와 같이 A구간에서 펄스 형태로 멀티바이브레이터(10)에 인가되면 출력단자 Q에서는 로직레벨 "하이"가 출력되며, B구간에서와 같이 입력기준신호가 없을 경우에는 입력기준신호의 마지막 펄스로부터 설정된 시간 후(D포인트)에 로직레벨 "로우"가 출력된다. 이와 같은 동작은 저항 R1과 커패시터 C1의 시상수를 어떻게 설정하느냐에 따라 커패시터 C1에 충전된 전압이 완전 방전되는 시점에서 출력신호가 결정되기 때문에 정확도에서 많은 차이를 보이게 된다.
그러나 도 1에 도시한 펄스검출회로를 사용하여 클럭발생회로내의 위상동기루프로 입력되는 입력기준신호의 펄스존재여부만을 판단한다면 별 문제가 되지 않지만, 상기 펄스검출회로를 이용하여 입력기준신호의 주파수 오프셋을 검출할 수는 없다. 왜냐하면 SDH방식을 사용하고 있는 전송시스템의 디지털 프로세싱 위상동기루프는 내부에 고안정 VCXO(Voltage Controlled Crystal Oscillator)가 구비되어 있으며, 이와 같이 안정도가 높은 오실레이터에서는 위상동기루프의 락 레인지(Lock Range)를 크게할 수 없기 때문에 입력기준신호가 상기 락 레인지 허용범위 이내의 값을 가지는가를 체크해야 한다. 상기 위상동기루프의 락 레인지란 위상동기루프의 출력신호가 입력신호에 대해 동기를 유지시킬 수 있는 입력신호의 주파수범위를 말한다.
즉, 락 레인지를 벗어난 입력기준신호가 클럭발생회로의 위상동기루프로 인가된다면 위상동기루프는 락을 잃게 되면서 계속적으로 위상포착동작만을 수행하기 때문에, 내부 오실레이터(VCXO)의 주파수는 급격히 변화되고 이에 따라 SDH방식을 따르는 전송시스템은 데이터의 에러를 유발시킴으로서 지터(jitter)와 슬립(slip)현상이 심화된다. 따라서 전송시스템에 안정된 클럭주파수를 공급하기 위해서는 클럭발생회로내의 위상동기루프로 입력되는 입력기준신호의 주파수가 상기 위상동기루프의 락 레인지 허용범위내에 존재하는지를 사전에 검출할 필요가 있다.
따라서 본 발명의 목적은 클럭발생회로내의 위상동기루프로 입력되는 기준신호가 위상동기루프의 락 레인지 허용범위내의 값을 가지는가를 체크할 수 있는 주파수 오프셋 검출장치를 제공함에 있다.
본 발명의 또 다른 목적은 전송시스템에서 각 노드간의 동기 타이밍 신호를 정합시키기 위한 클럭주파수의 안정도를 높여 줄 수 있는 주파수 오프셋 검출장치를 제공함에 있다.
본 발명의 또 다른 목적은 디지털 위상동기루프로 입력되는 기준신호의 주파수 오프셋을 미리 검출하여 SDH 장치 클럭의 안정도를 높여줌으로써 장치 클럭의 신뢰성과 품질을 향상시킬 수 있는 주파수 오프셋 검출장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 위상동기루프를 이용한 입력기준신호의 주파수 오프셋 검출장치에 있어서,
입력기준신호와 내부 발진클럭을 각각 분주하여 메인클럭과, 위상검출시 상기 입력기준신호와 비교대상이 되는 클럭신호를 발생하여 출력하는 클럭발생기와,
상기 메인클럭을 기준으로 상기 입력기준신호의 위상 검출을 제어하기 위한 신호들을 발생하여 출력하는 위상 검출 제어기와,
상기 위상 검출 제어기로부터 입력되는 제어신호 입력에 따라 그 동작이 제어되며 상기 메인클럭을 카운트하여 상기 입력기준신호의 위상 에러 데이터를 검출하여 출력하는 위상 검출기와,
상기 위상 검출 제어기로부터 입력되는 동작 싸이클 주기 동안 상기 위상 에러 데이터를 저역 필터링하고, 필터링된 데이터를 상기 위상동기루프의 락 레인지 허용범위와 비교하여 폴트 상태비트를 출력하는 필터와,
상기 위상 에러 데이터와 폴트 상태 비트를 입력하여 임계시간 동안 상기 입력기준신호가 위상고정조건을 만족하는가를 검출하는 폴트 검출기로 구성함을 특징으로 한다.
도 1은 멀티바이브레이터 로직을 이용한 펄스검출회로 예시도.
도 2는 도 1에 대한 동작 타이밍도.
도 3은 본 발명의 실시예에 따른 주파수 오프셋 검출장치의 블럭구성도.
도 4는 도 3중 클럭 발생기(200)의 상세 구성도.
도 5는 도 3중 위상 검출 제어기(300)의 상세 구성도.
도 6은 도 3중 위상 검출기(400)의 상세 구성도.
도 7은 도 3중 디지털 로우 패스 필터(500)의 상세 구성도.
도 8은 도 3중 폴트 검출기(600)의 상세 구성도.
도 9는 본 발명의 실시예에 따른 주파수 오프셋 검출장치의 동작 타이밍도.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 따른 동작을 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 주파수 오프셋 검출장치의 블럭구성도를 도시한 것이며, 도 4 내지 도 8은 도 3을 구성하고 있는 각 기능 블럭들의 상세 구성도를 도시한 것이다.
이하 도 4 내지 도 8을 순차적으로 참조하여 본 발명의 실시예에 따른 주파수 오프셋 검출장치를 구성하고 있는 각 기능 블럭들의 구성 및 상호 동작을 상세히 설명하기로 한다.
우선 도 4를 참조하여 클럭발생기(200)의 구성과 동작을 설명하면, 주파수 오프셋 검출장치의 입력단에 위치하는 클럭 발생기(200)는 3개의 카운터(220,240,260)로 구성되어 8KHz의 기준클럭과 내부 오실레이터에서 발생된 8.192MHz의 발진클럭을 분주한다. 즉, 카운터3(260)은 8KHz의 기준클럭을 8분주하여 1KHz의 기준클럭으로 출력하고, 카운터1(220)과 카운터2(240) 각각은 내부 오실레이터에서 출력되는 8.192MHz의 클럭펄스를 각각 2048분주 및 64분주하여 발생된 4KHz, 128KHz의 클럭펄스를 위상 검출 제어기(30)로 출력한다. 이와 같이 클럭발생기(200)로부터 발생된 4KHz의 클럭펄스는 위상검출시 기준신호와 비교 대상이 되는 신호로 이용되며, 128KHz의 클럭펄스는 위상검출기(400)를 구성하는 카운터클럭으로 이용된다.
한편 위상 검출 제어기(300)에서의 메인클럭은 128KHz이며 모든 신호처리는 128KHz의 메인클럭을 기준으로 하여 이루어진다. 그리고 위상 검출 제어기(300)에서는 위상 검출기(400)를 구성하는 카운터(410) 동작의 시작과 종료를 제어하는 신호(LOAD, STOP)와, LPF(500)의 동작 사이클을 결정하는 신호(Proce0,Proce1,Proce2:이하 P0,P1,P2라함), 그리고 외부 D/A컨버터에 데이터를 라이트(write)시킬 수 있도록 제어하는 라이트신호(write)를 생성하여 출력한다. 이를 좀 더 구체적으로 설명하면, 우선 위상 검출기(400)를 구성하는 카운터(410) 동작의 시작을 지시하는 로드신호(LOAD)는 도 5에서와 같이 1KHz의 기준신호 라이징 에지(rising edge)를 128KHz 메인클럭으로 검출을 하여 메인클럭 한 주기 만큼의 펄스신호 형태(로직 "하이")로 출력된다. 그리고 상기 카운터(410) 동작의 종료를 지시하는 스톱신호(STOP)는 도 5에서와 같이 내부 클럭펄스로부터 분주된 4KHz신호의 라이징 에지를 상기 128KHz의 메인클럭으로 검출하고, 이 신호 이전에 이미 로드신호(LOAD)가 유효할 경우 메인클럭 한 주기 만큼의 로직 "하이"펄스를 만들며, 이 펄스가 발생된 후부터 입력기준신호가 로직 "로우"로 되는 구간 동안 로직 "하이"인 스톱신호(STOP)가 만들어진다.
그리고 LPF(500)의 동작 사이클을 결정하는 신호인 P0,P1,P2신호는 상기 스톱신호(STOP)가 생성된후 3개의 D플립플롭(318,320,322)에서 각각 메인클럭 1주기 만큼씩 지연되어 출력된다. 마지막으로 라이트신호(write)는 P2신호가 라이징으로 천이한 후 메인클럭 1주기 만큼 지연된 신호에서 로직 "로우"를 나타내고, 그 후 메인클럭 2주기 만큼 지연되었을때 로직 "하이"가 되는 펄스신호 형태로 만들어진다.
한편 위상 검출기(400)는 도 6에 도시한 바와 같이 로드 가능한 6비트 업 카운터로 구성되며 128KHz의 클럭펄스를 메인클럭으로 사용한다. 그리고 위상 검출기(400)는 상기 위상 검출 제어기(300)로부터 출력되는 로드신호(LOAD)와 스톱신호(STOP) 입력에 따라 동작하여 6비트 싸인(signed) 데이터 pd를 발생하여 출력한다. 즉, 위상 검출기(400)에서는 상기 로드신호(LOAD)가 로직 "하이"에 있는 동안 128KHz의 메인클럭에 의해서 초기 데이터(-16)를 +1씩 업 카운팅동작하고, 스톱신호(STOP)가 로직 "하이"가 되면 메인클럭이 계속 입력될지라도 그 이전 값을 그대로 유지하게 된다. 이러한 카운터의 출력은 6비트 싸인 데이터(pd0∼pd5)로 나타나며 그 출력값의 범위는 -16∼+16이다. 그리고 상기 싸인 데이터 pd는 LPF(500)의 기본 데이터로 활용된다.
한편 도 3에 도시된 LPF(500)는 도 7에 도시된 바와 같이 위상 에러 검출기(510), 누적기(520), 곱셈기(530), 가산기(540) 및 비교기(550)로 구성되며 그 대역폭은 1Hz 정도이다. 그리고 도 7에 도시된 신호들은 다음과 같이 정의하기로 한다.
우선 신호 phasedif는 6비트 싸인 데이터를 나타낸 것이며, 신호 pd_int는 정수(integer) 범위(0∼63)를 나타낸 것이다. 그리고 integral, integral_int, amplifier, adcdata, cur_val은 16에서 0까지 다운 카운트되는 싸인 데이터를 나타낸 것이며, 신호 amp_int는 0∼65535까지의 정수범위를 나타낸 것이다. 또한 신호 adc_uns는 15에서 0까지 다운되는 언싸인드(unsigned) 데이터를 나타낸 것이다.
이하 위상검출 필터인 LPF(500)의 각 구성에 따른 동작을 설명하면, 우선 위상 검출기(400)로부터는 6비트의 싸인 데이터(pd)가 입력되는데, 이 데이터는 메인클럭에 의해 카운트된 값이다. 이렇게 메인클럭으로 카운트하게 되면 마지막 카운트 값의 클럭 라이징 에지(0)와 바로 다음의 라이징 에지(+1) 사이에는 정의되지 않는 영역(E)이 도 9에 도시한 바와 같이 발생한다. 또한 이 영역은 포지티브(positive)일때 발생한다. 따라서 정의되지 않은 영역(E)을 없애기 위한 동작이 필요하며, 이런 동작을 위해서 위상 에러 검출기(510)를 사용하여 하나의 카운트 값을 줄여준다. 그리고 카운트 값의 포지티브와 네가티브를 정의함에 있어서 "0"이라는 값을 기준으로 하게 되면 여전히 정의되지 않는 영역이 발생하므로 "0"이라는 카운트 값을 없애고 "0"보다 큰 값에 대해 +1씩 증가시켜 준다. 이렇게 하면, 포지티브와 네가티브 값의 기준점을 카운트 클럭의 라이징 에지로 제한할 수 있다.
즉, 위상 에러 검출기(510)는 동작 싸이클신호 P0가 "1"일 경우 싸인 데이터 pdout이 "0"보다 크면, 상기 싸인 데이터 pdout을 +1 증가시켜 phasedif 포트로 출력하고, 상기 싸인 데이터 pdout가 "0" 보다 작으면 입력된 싸인 데이터pdout을 그대로 phasedif로 출력한다. 이에 따라 도 9에 도시된 정의되지 않은 영역(E)은 없어지게 된다.
한편 상기 위상 에러 검출기(510)의 phasedif 포트로 출력된 6비트 싸인 데이터는 누적기(520)에 인가된다. 이하 누적기(520)의 동작을 설명하면, 우선 동작 싸이클 신호 P1이 "1"이면 phasedif포트로 입력되는 6비트 싸인 데이터를 정수변환하여 pd_int로 출력하고, phasedif와 integral_int를 가산하여 integral로 출력함으로써 싸인 데이터를 누적한다.
한편 곱셈기(530)는 동작 싸이클 신호 P2가 "1"일 경우 입력되는 pd_int에 1024를 곱셈하여 amp_int로 설정하고, 펄스 온(Pon)신호가 로직 "하이"일때 integral_int는 그대로 integral_int로 설정하고 그 외의 상황에서는 integral을 integral_int로 설정한다. 그리고 곱셈기(530)에서의 신호 cur_val은 integral+amplifier의 값이며, 상기 amplifier의 값은 amp_int가 싸인 데이터로 변환된 값을 나타낸다. 이에 따라 곱셈기(530)에서는 상기 누적기(520)에서 출력되는 싸인 데이터를 일정 증폭비로 증폭하여 출력한다.
이하 가산기(540)의 동작을 살펴보면, 가산기(540)는 펄스 온(Pon)신호가 "1"일때 adcdata는 16#8000#+integral로 설정되며 그 외의 조건에서는 16#8000#+cur_val로 설정된다. 즉, 누적된 값과 증폭된 값은 상기 가산기(540)에서 가산되고 내부 오실레이터(VCXO)의 중심값(8000 hex)에 더해져 최종 A/D 변환을 위한 데이터(A/D데이터)로 출력된다.
또한, 비교기(550)를 이용하여 입력되는 기준신호가 허용범위내에 있는지 검사하게 된다. 상기 허용범위는 내부 오실레이터의 캡쳐 레인지에 따라 달라질 수 있으며 그 입력 허용범위는 캡쳐 레인지의 85%로 설정되어 있다. 만약 입력기준신호가 허용범위내에 존재한다면 상태 비트(fault)는 로직 "하이"로 출력되고, 허용범위를 벗어나는 경우에는 로직 "로우"로 출력된다. 즉, 도 7에 도시된 비교기(550)는 가산기(540)로부터 출력되는 16비트의 adcdata를 언싸인드(unsigned) 데이터로 변환하여 이를 adc_uns로 설정하고, 상기 adc_uns가 16#e800 보다 크거나 같다면 상태 비트(fault)를 "0"으로, adc_uns가 16#1800# 보다 작거나 같다면 상태 비트(fault)를 "0"으로 설정하고 그 외의 조건에서는 상태 비트(fault)를 "1"로 설정한다. 한편 상기 상태비트는 내부 로직의 타이밍 딜레이에 의한 글리치(glitch)의 영향을 받게 되므로 메인 클럭에 리타이밍(retiming)되어 출력되어야 한다.
마지막으로 본 발명의 실시예에 따른 주파수 오프셋 검출장치를 구성하는 폴트 검출기(600)의 상세 구성은 도 8에 도시한 바와 같다. 도 8에 도시된 폴트 검출기(600)는 2개의 카운터(610,620)와 다수개의 게이트소자들로 이루어져 있다. 우선 폴트 검출기(600)는 상기 LPF(500)로부터 출력되는 상태비트(fault), 외부로부터 입력되는 입력펄스 상태비트( PON ), 위상 검출기(400)로부터 입력되는 싸인 데이터(pd), 그리고 위상 검출 제어기(300)로부터 입력되는 라이트신호(write)를 이용한다.
이하 동작을 살펴보면, 우선 입력펄스 상태비트( PON )가 "1"을 나타내면, 펄스가 존재하지 않는다는 것을 나타내며, 이 신호와 상태비트(fault)에 의해서 폴트 검출기(600)는 폴트상태(normal=o)를 출력한다. 그러나 펄스가 존재( PON =0)하면서 LPF(500)의 출력인 상태비트(fault)가 정상상태(fault=1)를 나타낼 경우에는 위상 고정 조건(pdout="111111" 혹은 pdout="0")에서 임계시간(1초)동안 유지할 경우 정상상태(normal=1)를 출력한다. 따라서 상기 노멀비트의 로직레벨에 의해서 입력기준신호가 클럭발생회로의 락범위내에 있는지 확인할 수 있게 되는 것이다.
상술한 바와 같이 본 발명은 입력 기준신호의 주파수 오프셋을 측정하여, 그 측정결과에 따라서 입력 기준신호를 내부 위상동기루프로 전달하기 때문에, SDH 장치 클럭의 위상동기루프가 락을 잃기 전에 홀드오버 모드로 천이되어서 SDH 장치 클럭의 주파수를 안정화시킬 수 있는 장점이 있다. 또한 SDH 장치 내부에서는 포인터 조정(justification)의 발생을 최소화시킬 수 있다.

Claims (1)

  1. 위상동기루프를 이용한 입력 기준신호의 주파수 오프셋 검출장치에 있어서,
    입력 기준신호와 내부 발진클럭을 각각 분주하여 메인클럭과, 위상검출시 상기 입력 기준신호와 비교대상이 되는 클럭신호를 발생하여 출력하는 클럭발생기와,
    상기 메인클럭을 기준으로 상기 입력 기준신호의 위상 검출을 제어하기 위한 신호들을 발생하여 출력하는 위상 검출 제어기와,
    상기 위상 검출 제어기로부터 입력되는 제어신호 입력에 따라 그 동작이 제어되며 상기 메인클럭을 카운트하여 상기 입력 기준신호의 위상 에러 데이터를 검출하여 출력하는 위상 검출기와,
    상기 위상 검출 제어기로부터 입력되는 동작 싸이클 주기 동안 상기 위상 에러 데이터를 저역 필터링하고, 필터링된 데이터를 상기 위상동기루프의 락 레인지 허용범위와 비교하여 폴트 상태비트를 출력하는 필터와,
    상기 위상 에러 데이터와 폴트 상태 비트를 입력하여 임계시간 동안 상기 입력 기준신호가 위상고정조건을 만족하는가를 검출하는 폴트 검출기로 구성함을 특징으로 하는 입력 기준신호의 주파수 오프셋 검출장치.
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KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
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