KR20000043183A - Data access device of synchronous memory - Google Patents
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Abstract
Description
본 발명은 프로그램가능한 리드 레이턴시(read latency)를 갖는 동기식 메모리(Synchronous Memory)의 데이타 액세스장치에 관한 것으로, 보다 상세하게는 데이타 액세스를 위해 요구되는 클럭 사이클 중 특정의 시간 파라미터에 할당되는 클럭 사이클을 줄이고 과도시간을 갖는 다른 파라미터에 할당된 시간을 사용하여 보상하므로써, 클럭 주파수가 낮은 시스템에서 카스 레이턴시가 크게 동작하는 경우의 버스 사용효율을 높이고 고속의 액세스동작을 수행하도록 한 동기식 메모리의 데이타 액세스장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data access device of a synchronous memory having a programmable read latency. More particularly, the present invention relates to a clock cycle allocated to a specific time parameter among clock cycles required for data access. By reducing and compensating using the time allocated to other parameters with transient time, the data access device of the synchronous memory to increase the bus utilization efficiency and to perform the fast access operation in case of large cascaded operation in a low clock frequency system It is about.
일반적으로, 동기식 디램(Synchronous Dynamic Random Access Memory: 이하 'SDRAM'이라 칭함)은 동기식 메모리 시스템에서 동작되도록 설계되어져 파워-다운 모드나 셀프-리프레쉬 모드를 제외하고는 입·출력신호가 모두 시스템 클럭에 동기되어 동작하는 메모리이다.Generally, Synchronous Dynamic Random Access Memory (hereinafter referred to as 'SDRAM') is designed to operate in a synchronous memory system so that both the input and output signals are stored in the system clock except for the power-down mode or the self-refresh mode. Memory that operates synchronously.
또한, SDRAM은 리드 레이턴시 주기(read latency period)와 같이 프로그램가능한 형태를 취하고 있는데, 이들 리드 레이턴시는 보통 1, 2, 3 클럭을 취하며, 클럭주기(tCK)와 관계없이 초기화되어 리드명령의 인가후 데이타가 유효해질 경우의 클럭으로 정해진다.In addition, the SDRAM has a programmable form, such as a read latency period, which normally takes 1, 2, and 3 clocks, and is initialized regardless of the clock period tCK to allow read commands. The clock is then determined when the data becomes valid.
한편, 주파수에 따라 리드 레이턴시(read latency)와 그보다 한 클럭 이전에 발생되는 클럭 사이의 임의의 시점에서 데이타를 얻을 수가 있는데, 예를들어 리드명령으로부터의 최소 액세스시간(tAA)보다 긴 클럭주기를 갖는 리드 레이턴시가 2 클럭주기라고 가정할 경우, 첫번째 클럭주기 후 즉시 데이타를 제공하게 되지만 상기 데이타는 프로그램된 리드 레이턴시가 2 클럭주기이기 때문에 두번째 클럭주기 후까지도 유효해지기 때문이다.On the other hand, depending on the frequency, data can be obtained at any point between read latency and a clock that occurs one clock earlier, for example, a clock cycle longer than the minimum access time (tAA) from the read command. If the read latency is assumed to be two clock cycles, data is provided immediately after the first clock cycle, but the data becomes valid even after the second clock cycle because the programmed read latency is two clock cycles.
또한, 프로그램 가능한 리드 레이턴시(read latency)는 동기식 디램을 서로다른 시스템 클럭 주파수들을 갖는 메모리 시스템에서 효율적으로 이용할 수 있게 한다.Programmable read latency also allows efficient use of synchronous DRAM in memory systems with different system clock frequencies.
예를들어, 동기식 디램의 클럭주기(tCK)가 10ns(100MHz)이고 리드 레이턴시가 3 클럭주기일 경우, 리드 명령의 인가후 두번째 클럭주기(20ns)와 세번째 클럭주기(30ns) 사이에서 첫번째 유효한 데이타가 출력될 것이며, 상기 데이타는 세번째 클럭주기(30ns) 후까지 유효하게 된다.For example, if the clock cycle tCK of the synchronous DRAM is 10ns (100MHz) and the read latency is 3 clock cycles, the first valid data between the second clock cycle (20ns) and the third clock cycle (30ns) after the read command is applied. Will be output and the data will be valid until after the third clock period (30 ns).
그리고, 메모리 시스템을 위한 클럭주기(tCK)가 만약 15ns(66MHz)인 상태에서 리드 레이턴시를 2 클럭으로 프로그램할 경우, 리드 명령의 인가 후 첫번째 클럭주기(15ns)와 두번째 클럭주기(30ns) 사이에 첫번째 유효한 데이타를 얻을 수 있기 때문에 시간적 이득을 얻을 수 있게 된다.If the read latency is programmed to 2 clocks when the clock period tCK for the memory system is 15 ns (66 MHz), the first clock period (15 ns) and the second clock period (30 ns) are applied after the read command is applied. Since the first valid data can be obtained, a temporal gain can be obtained.
그런데, 상기 리드 레이턴시가 3 클럭으로 프로그램될 경우의 유효 데이타는 세번째 클럭주기(45ns)까지도 남아있게 되므로, 액세스시간을 비효율적으로 사용하게 되는 문제가 발생한다.However, when the read latency is programmed to three clocks, the valid data remains until the third clock period (45 ns), thereby causing a problem of inefficient use of the access time.
이와 같이, 종래의 기술에서는 시스템 클럭주기가 낮으면서 리드 레이턴시가 크게 프로그램되어 동작되는 경우, 데이타 유효시간이 증가되면서 야기되는 데이타 액세스시간의 비효율적 사용으로 인해 시스템 동작의 고속화에 영향을 미치게 된다.As described above, in the related art, when the system clock cycle is low and the read latency is largely programmed and operated, the inefficient use of the data access time caused by the increased data valid time affects the speed of the system operation.
또한, 동기식 디램(SDRAM)에서의 2개의 주요 파라미터로는 tRCD(로우 어드레스를 입력받아 래치시킨 후, 컬럼 어드레스를 입력받아 래치시키기까지의 요구시간)과 tAA(리드 및 라이트 명령의 인가 후, 데이타가 출력되기까지의 시간)이 있는데, 통상의 경우 상기 두 파라미터(tRCD, tAA)에 각각 3 시스템 클럭주기를 할당하며, 보다 낮은 주파수 동작에서는 각각의 파라미터를 2개의 시스템 클럭주기로 고정시키기도 한다.In addition, two main parameters of the synchronous DRAM (tRAM) are tRCD (requirement time for receiving and latching a row address, and then receiving and latching a column address) and tAA (data after application of a read and write command). Is a time until outputting, which is usually assigned to three system clock periods for each of the two parameters tRCD and tAA. In lower frequency operation, each system may be fixed to two system clock periods.
이에따라, 총 데이타 액세스시간은 각각 6, 4 클럭주기가 되는데, 메모리 시스템의 고속동작을 위한 상기 데이타 액세스시간의 최소화에 대한 요구가 지속적으로 제시되고 있으며, 상기 두 파라미터(tRCD, tAA)가 시스템 동작에 영향을 주지 않으면서도 상기 데이타 액세스시간을 줄일 수 있는 방법 및 이를 실현할 수 있는 장치에 대한 관심이 커지고 있는 실정이다.Accordingly, the total data access time is 6 and 4 clock cycles, respectively, and there is a continuous demand for minimizing the data access time for high-speed operation of the memory system, and the two parameters tRCD and tAA are system operations. There is a growing interest in a method and a device capable of realizing the data access time without affecting.
따라서, 본 발명은 상기 문제점의 해결 및 상기 요구에 부응하기 위해 이루어진 것으로, 본 발명의 목적은 메모리 액세스를 위해 요구되는 클럭주기 중 특정 시간 파라미터에 할당되는 클럭주기를 줄여 고속화를 실현함과 동시에 상기 줄어든 액세스시간을 다른 파라미터에 할당되는 과도시간을 사용해 보상하도록 하므로써 시스템동작을 안정화시킨 동기식 메모리의 데이타 액세스장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems and to meet the needs. An object of the present invention is to reduce the clock periods assigned to specific time parameters among the clock periods required for memory access, thereby achieving high speed and The present invention provides a synchronous memory data access device that stabilizes system operation by compensating for reduced access time by using transient time allocated to other parameters.
상기 목적을 달성하기 위하여, 본 발명에 의한 동기식 메모리의 데이타 액세스장치는 컬럼 어드레스신호를 입력받아 버퍼링하는 버퍼링수단과;In order to achieve the above object, a data access apparatus of a synchronous memory according to the present invention comprises: buffering means for receiving and buffering a column address signal;
상기 버퍼링된 컬럼 어드레스신호를 일정하게 래치시키는 래치수단과;Latch means for constantly latching the buffered column address signal;
상기 버퍼링된 컬럼 어드레스신호를 입력받아 디코딩하여 컬럼 선택신호를 발생시키는 디코딩수단과;Decoding means for receiving and decoding the buffered column address signal to generate a column selection signal;
상기 래치수단으로부터 입력된 컬럼 어드레스신호를 카스 레이턴시 주기정보를 갖고 입력되는 제어신호에 따라 일정시간 딜레이시켜 전달하는 지연수단과;Delay means for delaying and transmitting the column address signal inputted from the latching means for a predetermined time according to the control signal inputted with the cascade latency information;
상기 디코딩수단으로부터 전달받은 컬럼 선택신호를 상기 지연수단을 거쳐 전달된 컬럼 어드레스신호에 따라 조절된 타이밍을 갖고 발생되도록 제어하는 출력 제어수단을 구비하는 것을 특징으로 한다.And output control means for controlling the column selection signal received from the decoding means to be generated with the timing adjusted according to the column address signal transmitted through the delay means.
도 1 은 본 발명에 따른 동기식 메모리의 데이타 액세스장치를 나타낸 블럭 구성도1 is a block diagram showing a data access apparatus of a synchronous memory according to the present invention;
도 2 는 도 1 에 도시된 지연수단의 일예를 나타낸 회로 구성도FIG. 2 is a circuit diagram showing an example of the delay means shown in FIG.
도 3 은 도 1 에 도시된 출력 제어수단의 일예를 나타낸 회로 구성도3 is a circuit diagram showing an example of the output control means shown in FIG.
도 4 는 본 발명에 따른 동기식 메모리의 데이타 액세스장치의 동작 타이밍도4 is an operation timing diagram of a data access apparatus of a synchronous memory according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10: 래치부 20: 논리부10: latch portion 20: logic portion
30: 펄스 발생부 100: 버퍼링수단30: pulse generator 100: buffering means
200: 래치수단 300: 디코딩수단200: latch means 300: decoding means
400: 지연수단 500: 출력 제어수단400: delay means 500: output control means
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본 발명에 따른 동기식 메모리의 데이타 액세스장치를 나타낸 블럭 구성도로, 컬럼 어드레스신호를 입력받아 버퍼링하는 버퍼링수단(100), 상기 버퍼링된 컬럼 어드레스신호를 일정하게 래치시키는 래치수단(200)과, 상기 버퍼링된 컬럼 어드레스신호를 입력받아 디코딩하여 컬럼 선택신호(Yi_old)를 발생시키는 디코딩수단(300)과, 상기 래치수단(200)으로부터 입력된 컬럼 어드레스신호(/add_latch)를 카스 레이턴시(cas latency)주기 정보를 갖고 입력되는 제어신호(latency)에 따라 일정시간 딜레이시켜 전달하는 지연수단(400)과; 상기 디코딩수단(300)으로부터 전달받은 컬럼 선택신호(Yi_old)를 상기 지연수단(400)을 거쳐 전달된 컬럼 어드레스신호(delay)에 따라 조절(소정의 시간만큼 늦어지도록 조절)된 타이밍을 갖고 발생되도록 제어하는 출력 제어수단(500)을 구비한다.1 is a block diagram illustrating a data access apparatus of a synchronous memory according to the present invention, including buffering means 100 for receiving and buffering a column address signal, latching means 200 for constantly latching the buffered column address signal; And a decoding means 300 which receives the buffered column address signal and decodes it to generate a column select signal Yi_old, and a cas latency of the column address signal / add_latch input from the latch means 200. Delay means 400 for transmitting a predetermined time delay according to a control signal (latency) inputted with period information; The column selection signal Yi_old received from the decoding means 300 is generated with a timing adjusted (adjusted to be delayed by a predetermined time) according to the column address signal delay transmitted through the delay means 400. An output control means 500 for controlling is provided.
상기 구성에 의해, 로오 어드레스의 래치이후 컬럼 어드레스를 래치시키기까지의 시간(이하, 이 시간을 'tRCD'라고 칭함)을 줄여 고속화하면서, 이에 따른 동작안정화 문제를 해결하기 위해 다른 시간적 파라미터(예를들어, 도 4 에 도시된 'tAA' 가 됨)에 할당된 클럭주기를 사용하여 상기 tRCD에 부가적 시간을 제공할 수 있도록 컬럼 어드레스의 디코딩 이후 컬럼 선택신호(Yi_new)가 발생되기까지의 시간을 늦추도록 제어하게 된다.By the above configuration, the time required to latch the column address after latching the row address (hereinafter, referred to as 'tRCD') is reduced and speeded up, while other temporal parameters (e.g., For example, the time until the column select signal Yi_new is generated after the decoding of the column address may be provided to provide additional time to the tRCD by using the clock period allocated to 'tAA' shown in FIG. 4. To slow it down.
도 2 는 도 1 에 도시된 지연수단(400)의 일예를 나타낸 회로 구성도로, 상기 래치수단(200)으로부터 컬럼 어드레스신호의 반전신호(/add_latch)를 입력받아 이를 반전시키는 인버터(I1)와; 상기 인버터(I1)의 출력신호 및 카스 레이턴시 주기정보를 갖고 입력되는 제어신호(latency)를 입력받아 조합하는 낸드게이트(NAND1)와; 상기 컬럼 어드레스신호의 반전신호(/add_latch) 및 상기 낸드게이트(NAND1)의 출력신호를 입력받아 조합하는 노아게이트(NOR1)로 구성된다.FIG. 2 is a circuit diagram illustrating an example of the delay unit 400 illustrated in FIG. 1, and includes an inverter I1 receiving an inverted signal / add_latch of a column address signal from the latch unit 200 and inverting the inverted signal 400; A NAND gate NAND1 that receives and combines an input control signal with the output signal of the inverter I1 and the cascade latency period information; The NOR gate NOR1 receives and combines the inversion signal / add_latch of the column address signal and the output signal of the NAND gate NAND1.
또한, 도 3 은 도 1 에 도시된 출력 제어수단(500)의 일예를 나타낸 회로 구성도로, 상기 디코딩수단(300)의 출력신호(Yi_old)를 입력받아 래치하는 래치부(10)와, 상기 래치부(10)의 출력신호 및 상기 지연수단(400)의 출력신호(delay))를 입력받아 조합하는 논리부(20)와, 상기 논리부(20)의 출력신호를 조합하여 펄스를 발생시키는 펄스 발생부(30)를 구비한다.3 is a circuit diagram illustrating an example of the output control means 500 illustrated in FIG. 1. The latch unit 10 receives and latches an output signal Yi_old of the decoding means 300, and the latch. A logic unit 20 for receiving and combining the output signal of the unit 10 and the output signal (delay) of the delay means 400 and a pulse for combining the output signal of the logic unit 20 to generate a pulse The generator 30 is provided.
동 도면의 경우, 상기 래치부(10)는 상호 입·출력단이 연결된 2개의 인버터(I2, I3)로 구성되며, 상기 논리부(20)는 낸드게이트(NAND2)로 구성된다.In the case of the same figure, the latch unit 10 is composed of two inverters I2 and I3 connected to each other, and the logic unit 20 is constituted of NAND gates NAND2.
또한, 상기 펄스 발생부(30)는 상기 논리부(20)를 구성하는 낸드게이트(NAND2)의 출력단에 연결된 인버터(I4)와, 상기 인버터(I4)의 출력신호 및 상기 낸드게이트(NAND2)의 출력신호를 입력받아 조합하는 노아게이트(NOR2)로 구성된다.In addition, the pulse generator 30 may include an inverter I4 connected to an output terminal of the NAND gate NAND2 constituting the logic unit 20, an output signal of the inverter I4, and an output signal of the NAND gate NAND2. It is composed of a NOR gate NOR2 that receives and combines an output signal.
이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다.Hereinafter, the operation of the present invention having the above configuration will be described in detail with reference to the accompanying drawings.
우선, 도 1 에 도시된 바와 같이, 상기 버퍼링수단(100)에서 컬럼 어드레스를 입력받아 버퍼링하고, 래치수단(200)에서 상기 컬럼 어드레스신호를 일정하게 래치시킨 후, 상기 버퍼링된 컬럼 어드레스신호를 디코딩수단(300)에서 입력받아 디코딩하여 해당 컬럼 선택신호(Yi_old)를 발생시키게 되는데, 이때 몇개의 시스템 클럭주기로 구성되는가 하는 레이턴시 주기의 정보를 갖는 제어신호(latency)가 상기 지연수단(400)으로 인가되며, 상기 제어신호(latency)가 '로직하이'일 경우 지연수단(400)은 활성화되어진다.First, as shown in FIG. 1, the buffering means 100 receives and buffers a column address, and the latching means 200 constantly latches the column address signal, and then decodes the buffered column address signal. It receives the input from the means 300 and decodes to generate a corresponding column selection signal (Yi_old), wherein a control signal (latency) having information of the latency period, such as how many system clock cycles are applied to the delay means (400) If the control signal (latency) is 'logic high', the delay means 400 is activated.
상기한 바와 같이, 하이레벨로 인가되는 레이턴시 주기정보를 갖는 제어신호(latency)에 의해 상기 지연수단(400)이 활성화된 상태에서 상기 래치수단(200)에 의해 래치된 컬럼 어드레스신호의 반전신호(/add_latch)가 '로직로우'레벨로 인가될 경우, 도 2 에 도시된 인버터(I1)는 상기 신호(/add_latch)를 반전시켜 그 출력단으로 '로직하이'의 신호를 출력하게 되며, 후단에 연결된 낸드게이트(NAND1)의 두 입력신호는 모두 '로직하이'레벨 신호가 되어, 그 출력단으로 '로직로우'레벨의 신호를 출력하게 된다.As described above, the inversion signal of the column address signal latched by the latch means 200 in a state where the delay means 400 is activated by a control signal having latency period information applied at a high level. When / add_latch is applied at the 'logic low' level, the inverter I1 shown in FIG. 2 inverts the signal / add_latch and outputs a signal of 'logic high' to its output terminal and is connected to the rear stage. Both input signals of the NAND gate become 'logic high' level signals, and output signals of 'logic low' level to their output terminals.
이에따라, 상기 래치수단(200)에 의해 래치된 컬럼 어드레스신호의 반전신호(/add_latch)와 상기 낸드게이트(NAND1)의 출력신호를 입력받아 조합하는 노아게이트(NOR1)는 그 출력신호(delay)로 '로직하이'레벨 신호를 출력하게 된다.Accordingly, the NOR1 NOR1 which receives and combines the inverted signal / add_latch of the column address signal latched by the latch means 200 and the output signal of the NAND gate NAND1 is the output signal delay. It will output the logic high level signal.
이후, 상기 래치수단(200)에 의해 래치된 컬럼 어드레스신호의 반전신호(/add_latch)가 '로직하이'레벨로 천이되면, 상기 인버터(I1)의 출력신호는 '로직로우'레벨 신호로 반전되기 때문에, 후단에 연결된 낸드게이트(NAND1)의 출력신호는 '로직하이'레벨 신호로 천이되게 된다.Subsequently, when the inversion signal / add_latch of the column address signal latched by the latch means 200 transitions to the logic high level, the output signal of the inverter I1 is inverted to the logic low level signal. Therefore, the output signal of the NAND gate NAND1 connected to the rear end is converted into a "logic high" level signal.
이에따라, 각각 '로직하이'레벨로 천이된 상기 낸드게이트(NAND1)의 출력신호 및 상기 컬럼 어드레스신호의 반전신호(/add_latch)를 입력받는 노아게이트(NOR1)는 그 출력신호(delay)로 '로직하이'레벨 신호를 출력하게 된다.Accordingly, the NOR gate NOR1 receiving the output signal of the NAND gate NAND1 and the inversion signal / add_latch of the column address signal, respectively, transitioned to the logic high level, is the logic of the output signal delay. Outputs a high level signal.
상기 동작을 반복하며 신호천이를 수행하게 되는데, 이때 상기 인버터(I1)와 낸드게이트(NAND1) 및 노아게이트(NOR1)를 거치면서 일정시간의 딜레이(Dt)가 이루어지게 되는 것이다.The above operation is repeated to perform a signal transition. In this case, a delay Dt is performed for a predetermined time while passing through the inverter I1, the NAND gate NAND1, and the NOA gate NOR1.
한편, 출력 제어수단(500)에서는 래치부(10)에 의해 상기 디코딩수단(300)에서 발생된 컬럼 선택신호(Yi_old)를 '로직하이'레벨로 래치하고 있다가, 상기 지연수단(400)에서 일정시간의 딜레이(Dt) 이후 발생된 신호(delay)가 '로직하이'로 천이되어 인가되면 논리부(20)를 구성하는 낸드게이트(NAND2)가 그출력단 신호를 '로직로우'레벨로 발생시키게 된다.On the other hand, the output control means 500 latches the column selection signal Yi_old generated by the decoding means 300 to the 'logic high' level by the latch unit 10, and then the delay means 400 When a signal generated after the delay Dt is transferred to 'logic high' and applied, the NAND gate NAND2 constituting the logic unit 20 generates the output terminal signal at the logic low level. do.
이후, 후단의 펄스 발생부(30)는 인버터(I4)를 통해 '로직로우'레벨을 갖는 상기 낸드게이트(NAND2)의 출력신호를 '로직하이'로 천이시키게 되어, 노아게이트(NOR2)의 출력단에서 일정 펄스신호(Yi_new)가 발생되게 되는 것이다.Thereafter, the pulse generator 30 at the rear stage transitions the output signal of the NAND gate NAND2 having the logic low level to logic high through the inverter I4, thereby outputting the output terminal of the NOR gate NOR2. A constant pulse signal Yi_new is generated at.
도 4 는 본 발명에 따른 동기식 메모리의 데이타 액세스장치의 동작 타이밍도를 나타낸 것으로, 상단부에 도시된 신호파형은 고주파수 동작에 따른 타이밍도를 나타내며, 하단부에 도시된 신호파형은 저주파수 동작에 따른 타이밍도를 나타낸다.4 is an operation timing diagram of a data access apparatus of a synchronous memory according to the present invention, in which a signal waveform shown in the upper portion shows a timing diagram according to a high frequency operation, and a signal waveform shown in the lower portion shows a timing diagram according to a low frequency operation. Indicates.
본 발명은 시스템 클럭 주파수가 낮아지고 리드 레이턴시가 길어질 때의 데이타 유효시간의 증가로 인해 야기되는 액세스시간의 비효율화를 막기 위해, 동 도면의 하단부에 도시된 신호파형과 같이 로우 어드레스신호가 래치된 이후 컬럼 어드레스신호가 래치되기까지의 시간(tRCD)을 일정 클럭주기만큼(동 도면의 경우는 3 클럭주기에서 2클럭주기로 1클럭주기만큼을 줄이게 됨) 줄여 액세스시간을 효율적으로 사용할 수 있게 하였으며, 이로인해 고속의 액세스동작을 가능하게 하는 것이다.According to the present invention, in order to prevent inefficiency of access time caused by an increase in data valid time when the system clock frequency is lowered and the read latency is long, the row address signal is latched as shown in the signal waveform shown at the bottom of the figure. After that, the time until the column address signal is latched (tRCD) is reduced by a predetermined clock period (in this case, the number of clocks is reduced by one clock period from three clock cycles to two clock cycles), thereby making it possible to use the access time efficiently. This enables a high speed access operation.
또한, 컬럼 선택신호(Yi_new)의 발생에 있어서 점선으로 도시된 Yi_old 신호파형에 비해 실선으로 도시된 Yi_new 신호파형이 일정시간('Dt'의 시간이 됨)만큼 늦어지도록 제어하므로써, 상기 고속의 액세스동작을 위해 줄어든 상기 시간 파라미터(tRCD에 대한 시간보상을 상기 딜레이시간(Dt)을 사용해 수행하게 된다.In addition, in the generation of the column selection signal Yi_new, the high-speed access is controlled by controlling the Yi_new signal waveform shown by the solid line to be delayed by a predetermined time (the time becomes 'Dt') compared to the Yi_old signal waveform shown by the dotted line. The time compensation for the time parameter tRCD reduced for the operation is performed using the delay time Dt.
결과적으로, 본 발명은 디코딩수단(300)에 의해 발생된 컬럼 선택신호(Yi_old)가 상기 지연수단(400)에서 이루어지는 지연시간(Dt) 이후 천이되는 컬럼 어드레스신호 (delay)의 제어를 받아 소정의 시간 딜레이되어 발생되도록 제어하므로써 고속화 실현을 위해 줄어든 tRCD시간에 대한 보상을 상기 딜레이시간(Dt)동안 수행할 수 있게 하여, 줄어든 액세스시간이 시스템 동작의 안정화에 미칠 수도 있는 악영향을 배제할 수 있게 되는 것이다.As a result, according to the present invention, the column selection signal Yi_old generated by the decoding means 300 is controlled by the column address signal delay which is transitioned after the delay time Dt generated by the delay means 400. It is possible to compensate for the reduced tRCD time during the delay time Dt by controlling the time delay to be generated, thereby eliminating the adverse effect that the reduced access time may have on the stabilization of the system operation. will be.
이상에서 설명한 바와같이 본 발명에 따른 동기식 메모리의 데이타 액세스장치에 의하면, 시스템 클럭 주파수가 낮아지고 리드 레이턴시가 길어질 때의 tRCD 파라미터에 할당된 시간을 줄여 최적화하므로써 시스템 전체의 액세스시간을 줄여 고속화를 실현할 수 있게 되는 매우 뛰어난 효과가 있다.As described above, according to the data access apparatus of the synchronous memory according to the present invention, it is possible to realize the high speed by reducing the access time of the entire system by optimizing by reducing the time allocated to the tRCD parameter when the system clock frequency is lowered and the read latency is increased. It has a very good effect.
또한, 상기 줄어든 tRCD 시간 파라미터에 대한 시간보상을 컬럼 선택신호의 발생시간이 늦어지도록 조절하여 그 시간 동안 수행할 수 있게 되어, 시스템 동작의 안정화도 동시에 기할 수 있는 매우 뛰어난 효과가 있다.In addition, the time compensation for the reduced tRCD time parameter can be adjusted so that the generation time of the column selection signal is delayed, so that the system can be stabilized at the same time.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365758B1 (en) * | 2000-07-31 | 2002-12-26 | 주식회사 하이닉스반도체 | Method for high speed wrire operating in semiconductor memory device |
| KR20040019599A (en) * | 2002-08-28 | 2004-03-06 | 삼성전자주식회사 | Data input circuit and method of inputting data controlling setup time and hold time of data according to the frequency of external clock |
| KR100486922B1 (en) * | 2001-05-31 | 2005-05-03 | 닛뽄덴끼 가부시끼가이샤 | Semiconductor storage unit |
| KR100753421B1 (en) * | 2006-06-19 | 2007-08-31 | 주식회사 하이닉스반도체 | Address latch circuit of semiconductor memory device |
| KR100827657B1 (en) * | 2006-09-05 | 2008-05-07 | 삼성전자주식회사 | Semiconductor memory device. |
| KR100956778B1 (en) * | 2008-08-12 | 2010-05-12 | 주식회사 하이닉스반도체 | Delay apparatus for semiconductor integrated circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2601951B2 (en) * | 1991-01-11 | 1997-04-23 | 株式会社東芝 | Semiconductor integrated circuit |
| US5327394A (en) * | 1992-02-04 | 1994-07-05 | Micron Technology, Inc. | Timing and control circuit for a static RAM responsive to an address transition pulse |
| JP3130705B2 (en) * | 1993-06-25 | 2001-01-31 | 株式会社東芝 | Semiconductor memory circuit |
| JP3275554B2 (en) * | 1994-08-09 | 2002-04-15 | ヤマハ株式会社 | Semiconductor storage device |
| US5544124A (en) * | 1995-03-13 | 1996-08-06 | Micron Technology, Inc. | Optimization circuitry and control for a synchronous memory device with programmable latency period |
| JP3604861B2 (en) * | 1997-03-11 | 2004-12-22 | 株式会社ルネサステクノロジ | Semiconductor storage device |
-
1998
- 1998-12-28 KR KR1019980059533A patent/KR100576450B1/en not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365758B1 (en) * | 2000-07-31 | 2002-12-26 | 주식회사 하이닉스반도체 | Method for high speed wrire operating in semiconductor memory device |
| KR100486922B1 (en) * | 2001-05-31 | 2005-05-03 | 닛뽄덴끼 가부시끼가이샤 | Semiconductor storage unit |
| KR20040019599A (en) * | 2002-08-28 | 2004-03-06 | 삼성전자주식회사 | Data input circuit and method of inputting data controlling setup time and hold time of data according to the frequency of external clock |
| KR100753421B1 (en) * | 2006-06-19 | 2007-08-31 | 주식회사 하이닉스반도체 | Address latch circuit of semiconductor memory device |
| US7613069B2 (en) | 2006-06-19 | 2009-11-03 | Hynix Semiconductor Inc. | Address latch circuit of semiconductor memory device |
| KR100827657B1 (en) * | 2006-09-05 | 2008-05-07 | 삼성전자주식회사 | Semiconductor memory device. |
| US7577047B2 (en) | 2006-09-05 | 2009-08-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| KR100956778B1 (en) * | 2008-08-12 | 2010-05-12 | 주식회사 하이닉스반도체 | Delay apparatus for semiconductor integrated circuit |
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