KR100616493B1 - Device and method for controlling input buffer of DDR SDRAM - Google Patents

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윤민호
이성훈
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    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/96—Corner joints or edge joints for windows, doors, or the like frames or wings
    • E06B3/9616—Corner joints or edge joints for windows, doors, or the like frames or wings characterised by the sealing at the junction of the frame members
    • E06B3/962—Mitre joints

Abstract

본 발명은 DDR SDRAM에서 쓰기동작이 시작되고 빠른 시간내에 버퍼제어신호를 활성화시켜 동작속도를 향상시키고 안정적으로 동작하기 위한 것으로서, 이를 위한 본 발명은 DDR SDRAM의 입력버퍼 제어장치에 있어서, 버퍼제어신호 생성부는, 라스, 카스, 라이트인에이블, 칩셀렉트신호 및 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단; 제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부; 상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱하여 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드신호생성부; 상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 제3출력노드신호를 인에이블시키고 상기 제1제어신호 또는 제2제어신호에 응답하여 상기 제3출력노드신호를 디스에이블시키는 제3출력노드신호생성부; 및 상기 제1출력노드신호와 상기 제3출력노드를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단을 포함하여 이루어진다.The present invention is to improve the operation speed and stable operation by activating the buffer control signal within a fast time after the write operation is started in the DDR SDRAM, the present invention for the input buffer control device of the DDR SDRAM, the buffer control signal The generation unit may include: an input terminal configured to receive a lath, a cas, a write enable, a chip select signal, and a power up signal to generate a first output node signal; In response to a first control signal and the power-up signal, the first output node signal is synchronized with a clock to start a write operation through a multi-step delay, and to output a third control signal that is activated after two clocks to control the write operation. A third control signal generator; Negatively multiply the delayed signal of the first output node signal and the first output node signal and the delayed signal of the first output node signal in synchronization with a clock to perform a logical OR with the third control signal to generate a second output node signal. A second output node signal generator; Enabling the third output node signal in response to the first control signal inverted from the second output node signal, and disabling the third output node signal in response to the first control signal or the second control signal. A three output node signal generator; And an output stage for enabling or disabling the buffer control signal by an AND product for logically multiplying the first output node signal and the third output node.

데이터입력버퍼, 데이터스트로브버퍼, 버퍼제어신호, Data input buffer, data strobe buffer, buffer control signal,

Description

디디알 에스디램의 입력버퍼 제어 방법 및 장치{Device and method for controlling input buffer of DDR SDRAM} Device and method for controlling input buffer of DDR SDRAM             

도1a는 종래 기술에 따른 DDR SDRAM의 입력버퍼 제어 블록 다이아그램.1A is an input buffer control block diagram of a DDR SDRAM according to the prior art.

도1b는 본 발명의 일실시예에 따른 DDR SDRAM의 입력버퍼 제어 블록 다이아그램.1B is an input buffer control block diagram of a DDR SDRAM according to an embodiment of the present invention.

도2는 본 발명의 일실시예에 따른 버퍼제어신호 생성부의 상세 회로도.2 is a detailed circuit diagram of a buffer control signal generation unit according to an embodiment of the present invention.

도3은 종래 기술 및 본 발명의 일실시예에 따른 버퍼제어신호 활성화 타이밍 비교도.Figure 3 is a comparison of the buffer control signal activation timing according to the prior art and one embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

110 : 입력단 190 : 출력단110: input stage 190: output stage

en_dindsz : 버퍼제어신호en_dindsz: Buffer control signal

본 발명은 차세대 메모리소자인 DDR(Double Data Rate) SDRAM(Synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM의 쓰기동작시에 데이터입력신호 DQ, 데이터스트로브(data strobe)신호 DS의 입력 버퍼를 빠르게 인에이블시켜 동작속도를 향상시키는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to DDR (Double Data Rate) SDRAM (Synchronous DRAM), which is a next generation memory device. To improve the operation speed.

일반적으로, 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)은 클럭의 라이징(rising) 에지(edge)에 동기시켜 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클럭의 주파수를 증가시키지 않더라도 종래의 SDRAM에 비해 최소한 두 배 이상의 동작속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다. Generally, a synchronous DRAM (hereinafter referred to as SDRAM) that operates in synchronization with an external system clock is a device that inputs and outputs one data over one cycle of a clock in synchronization with a rising edge of the clock. The SDRAM may input and output two data in succession in synchronization with the clock rising and falling edges. Therefore, even if the clock frequency is not increased, the operating speed can be at least twice as high as that of the conventional SDRAM.

데이터스트로브 버퍼와 데이터입력 버퍼는 대부분 차동 증폭기의 형태로 되어 있어서, 동작 시 바이어스(bias) 전류를 소모하므로 필요하지 않을 때는 디스에이블시키는 것이 칩의 전류 소모 감소에 도움이 되고, 쓰기동작에서만 버퍼들을 인에이블 시키기 위한 신호로서 버퍼제어신호 en_dindsz를 사용하는 기술이 본 출원인에 의해 1999년 6월 28일(출원번호 99-24834)자에 출원된 "쓰기 동작에서만 데이터, 데이터스트로브, 및 데이터마스크 버퍼를 활성화 시키는 디디알 에스디램"에서 제시된 바 있다.Since the data strobe buffer and data input buffer are mostly in the form of differential amplifiers, they dissipate bias current during operation, so disabling them when not needed helps reduce chip current consumption. A technique using the buffer control signal en_dindsz as a signal for enabling is described in the application filed on June 28, 1999 (Application No. 99-24834) by "Applicant for data, data strobe, and data mask buffers only in write operations." Activating dialial SDRAM ".

도1a의 종래 기술에 따른 DDR SDRAM의 입력버퍼 제어 방법의 블록 다이아그램을 참조하면, 종래의 상기 버퍼제어신호 en_dindsz는 쓰기동작이 시작되면 라스 ras, 카스 cas, 라이트인에이블 we, 및 칩셀렉트 cs 신호가 "하이"로 액티브되었을 때 상기 제어신호 en_dindsz가 "로우"로 액티브되어 상기 버퍼들을 인에이블 시키는 과정에 있어서 쓰기동작이 도중에 인터럽트(interrupt)되거나, 쓰기동작 종료시의 디스에이블등을 고려하여 상기 버퍼제어신호 en_dindsz가 쓰기명령신호에 의해 생성된 출력노드신호 wt_stdby에 응답하여 생성되어 입력버퍼로 인가되는 다단계의 과정을 통해 이루어진다.Referring to a block diagram of a method for controlling an input buffer of a DDR SDRAM according to the related art of FIG. 1A, when the write operation is started, the conventional buffer control signal en_dindsz starts with a ras, a cas cas, a write enable we, and a chip select cs. When the signal is activated "high", the control signal en_dindsz is activated "low" and the write operation is interrupted in the process of enabling the buffers, or in consideration of the disable at the end of the write operation. The buffer control signal en_dindsz is generated in response to the output node signal wt_stdby generated by the write command signal and applied to the input buffer through a multi-step process.

그런데 고속동작에서 고주파의 클럭을 사용하는 경우 또는 온도, 공정, 및 전원전압 등의 외부 환경 조건에 의해 동작이 크게 영향을 받을 경우에는 상기 버퍼제어신호 en_dindsz가 소정시간동안 지연된 후 인에이블 되므로서 발생하는 시간의 지연이 DDR SDRAM의 동작에 치명적인 영향을 미칠 수 있다.However, when a high frequency clock is used in high speed operation, or when the operation is greatly affected by external environmental conditions such as temperature, process, and power supply voltage, the buffer control signal en_dindsz is delayed for a predetermined time and then enabled. This delay can have a devastating effect on the operation of DDR SDRAM.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 쓰기동작이 시작되고 빠른 시간내에 버퍼제어신호를 활성화시켜 고속동작에서도 안정적으로 동작하는 DDR SDRAM의 입력버퍼 제어 방법 및 장치를 제공하는 데 그 목적이 있다.
The present invention is to solve the problems of the prior art as described above, to provide a method and apparatus for controlling the input buffer of the DDR SDRAM to operate stably even in high-speed operation by activating the buffer control signal within a fast time to start the write operation Its purpose is to.

상기 목적을 달성하기 위한 본 발명은 DDR SDRAM의 입력버퍼 제어방법에 있어서, 쓰기동작이 시작되면 액티브되는 라스, 카스, 라이트인에이블, 칩셀렉트 신호를 입력받아 제1출력노드신호를 생성하는 제1단계; 상기 제1출력노드신호에 응답 하여 버퍼제어신호를 액티브시키는 제2단계; 상기 제1출력노드신호와 읽기 동작에서 활성화되는 제1제어신호와 칩이 동작을 시작하면서 활성화되는 파워업신호에 응답하여 쓰기동작에서 활성화되는 제3제어신호 및 제2출력노드신호를 생성하는 제3단계; 상기 제2출력노드신호 및 반전된 상기 제1제어신호에 응답하여 상기 제1출력노드신호가 디스에이블 되어도 상기 버퍼제어신호의 인에이블을 유지하는 제4단계; 및 상기 제2제어신호 또는 버스트렝스에 의해 제어되는 제2제어신호에 응답하여 상기 버퍼제어신호를 디스에이블시키는 제5단계로 이루어진다.In accordance with an aspect of the present invention, there is provided a method of controlling an input buffer of a DDR SDRAM, the method comprising: generating a first output node signal by receiving a las, cas, write enable, and chip select signal that are activated when a write operation is started; step; A second step of activating a buffer control signal in response to the first output node signal; Generating a third control signal and a second output node signal activated in a write operation in response to the first control signal activated in a read operation and the first control signal activated in a read operation and a power-up signal activated by a chip starting operation; Step 3; Maintaining the enable of the buffer control signal even when the first output node signal is disabled in response to the second output node signal and the inverted first control signal; And a fifth step of disabling the buffer control signal in response to the second control signal controlled by the second control signal or bus length.

또한, 버퍼제어신호 생성부에서 액티브된 버퍼제어신호에 응답하여 쓰기동작에서만 데이터입력버퍼 및 데이터스트로브버퍼를 활성화하는 DDR SDRAM의 입력버퍼 제어장치에 있어서, 상기 버퍼제어신호 생성부는, 라스, 카스, 라이트인에이블, 칩셀렉트신호 및 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단; 제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부; 상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱하여 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드신호생성부; 상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 제3출력노드신호를 인에이블시키고 상기 제1제어신호 또는 제2제어신호에 응답하여 상기 제3출력노드신호를 디스에이블시키는 제3출력노드신호생성부; 및 상기 제1출력노드신호와 상기 제3출력노드를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단을 포함하여 이루어진다.In the input buffer control apparatus of DDR SDRAM for activating the data input buffer and the data strobe buffer only in a write operation in response to the buffer control signal activated by the buffer control signal generator, the buffer control signal generator comprises las, cas, An input terminal configured to receive a write enable, a chip select signal, and a power up signal to generate a first output node signal; In response to a first control signal and the power-up signal, the first output node signal is synchronized with a clock to start a write operation through a multi-step delay, and to output a third control signal that is activated after two clocks to control the write operation. A third control signal generator; Negatively multiply the delayed signal of the first output node signal and the first output node signal and the delayed signal of the first output node signal in synchronization with a clock to perform a logical OR with the third control signal to generate a second output node signal. A second output node signal generator; Enabling the third output node signal in response to the first control signal inverted from the second output node signal, and disabling the third output node signal in response to the first control signal or the second control signal. A three output node signal generator; And an output stage for enabling or disabling the buffer control signal by an AND product for logically multiplying the first output node signal and the third output node.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2는 본 발명의 일실시예에 따른 버퍼제어신호 생성부의 상세 회로도로서, 라스 ras, 카스 cas, 라이트인에이블 we, 칩셀렉트신호 cs 및 파워업신호 pwrup을 입력받아 제1출력노드신호 stdby_1을 생성하는 입력단(210)과, 제1제어신호 casp_rd와 상기 파워업신호 pwrup에 응답하여 상기 제1출력노드신호 stdby_1을 클럭 clkp에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호 casp_wt를 출력하는 제3제어신호생성부(230)와, 상기 제1출력노드신호 stdby_1와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱한 뒤 상기 제3제어신호 casp_wt와 논리합하여 제2출력노드신호 wt_stdby를 생성하는 제2출력노드신호생성부(250)와, 상기 제2출력노드신호 wt_stdby와 반전된 상기 제1제어신호 /casp_rd에 응답하여 제3출력노드신호 wt_stdby2를 인에이블시키고 상기 반전된 제1제어신호 /casp_rd 또는 제2제어신호 ybst에 응답하여 상기 제3출력노드신호 wt_stdby2를 디스에이블시키는 제3출력노드신호생성부(270)와, 상기 제1출력노드신호 stdby_1과 상기 제3출력노드신호 wt_stdby2를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단(290)으로 이루어진다.
여기서, 제1제어신호 casp_rd는 읽기 동작에서 활성화되는 신호이고, 제2제어신호 ybst는 버스트렝스 정보를 알려주는 신호이다.FIG. 2 is a detailed circuit diagram of a buffer control signal generation unit according to an embodiment of the present invention, and receives the first output node signal stdby_1 by receiving ras, cas cas, write enable we, chip select signal cs, and power up signal pwrup. In response to the input terminal 210 to generate, the first control signal casp_rd and the power-up signal pwrup, the first output node signal stdby_1 is synchronized with a clock clkp, and a write operation is started through a multi-step delay. And a third control signal generator 230 for outputting a third control signal casp_wt for controlling a write operation, a signal delaying the first output node signal stdby_1 and the first output node signal, and the first output node signal. And a second output node signal generator 250 for generating a second output node signal wt_stdby by logically multiplying the delayed signal in synchronization with a clock and then ORing the third control signal casp_wt, and the second output node signal wt_stdby. And half Enabling the third output node signal wt_stdby2 in response to the transmitted first control signal / casp_rd and disabling the third output node signal wt_stdby2 in response to the inverted first control signal / casp_rd or the second control signal ybst. An output stage 290 for enabling or disabling the buffer control signal by a logical multiplication means for performing a logical AND on a third output node signal generator 270 and the first output node signal stdby_1 and the third output node signal wt_stdby2 Is done.
Here, the first control signal casp_rd is a signal that is activated in a read operation, and the second control signal ybst is a signal that informs the bus length information.

도3의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 동작에 대해 살펴본다.An operation of the present invention having the above configuration will be described with reference to the timing diagram of FIG.

먼저, 도1b의 본 발명의 실시예에 따른 DDR SDRAM의 입력버퍼 제어 블록 다이아그램을 참조하여 간단히 살펴보면, 본 발명에서는 쓰기명령신호에 의해 상기 제2출력노드 wt_stdby신호에 응답하여 상기 버퍼제어신호 en_dindsz를 생성하기 이전에 상기 제2출력노드신호 wt_stdby의 생성과정에서 발생하는 신호인 제1출력노드신호 stdby_1을 이용하여 상기 버퍼제어신호 en_dindsz를 생성함으로서 중간에서 생략되는 약 1nsec에 해당하는 전달 지연 만큼의 동작속도를 단축할 수 있다.First, referring to the input buffer control block diagram of the DDR SDRAM according to the embodiment of the present invention of FIG. 1B, in the present invention, the buffer control signal en_dindsz is responded to in response to the second output node wt_stdby signal by a write command signal. By generating the buffer control signal en_dindsz using the first output node signal stdby_1, which is a signal generated in the process of generating the second output node signal wt_stdby, before the generation of the signal, the propagation delay corresponding to about 1 nsec is omitted. Operation speed can be shortened.

구체적으로 도2를 참조하여 살펴보면, 쓰기동작이 시작되면서 상기 라스 ras, 카스 cas, 라이트인에이블 we, 및 칩셀렉트 cs 신호가 "하이"로 액티브되어 상기 입력단(210)으로 인가되면 상기 제1출력노드신호 stdby_1이 풀다운되어 상기 제3제어신호생성부(230)와, 상기 제2출력노드신호생성부(250)와, 상기 출력단(290)으로 인가된다. In detail, referring to FIG. 2, when the write operation is started, when the las ras, cas cas, write enable we, and chip select cs signals are activated “high” and applied to the input terminal 210, the first output is performed. The node signal stdby_1 is pulled down and applied to the third control signal generator 230, the second output node signal generator 250, and the output terminal 290.

상기 출력단(290)으로 인가된 상기 제1출력노드신호 stdby_1은 NAND게이트 ND21의 일측단으로 입력되어 로직 "하이"가 출력되고 반전되어 상기 버퍼제어신호 en_dindsz를 "로우" 레벨로 액티브시켜 입력버퍼들을 인에이블시킨다.The first output node signal stdby_1 applied to the output terminal 290 is input to one end of the NAND gate ND21 so that logic "high" is output and inverted to activate the buffer control signal en_dindsz at a "low" level. Enable.

또한 상기 제1출력노드신호 stdby_1은 제3제어신호생성부(230)로 인가되어 클럭 clkp에 동기되어 지연되어 상기 제1제어신호 casp_rd와 상기 파워업신호 pwrup에 응답하여 쓰기동작이 시작되고 2클럭 후에 "하이"로 액티브되어 쓰기동작 을 위한 내부신호로 사용되고, 상기 제2출력노드 wt_stdby를 액티브시키는 데에도 사용된다.In addition, the first output node signal stdby_1 is applied to the third control signal generator 230 and is delayed in synchronization with the clock clkp to start a write operation in response to the first control signal casp_rd and the power-up signal pwrup. It is later activated as "high" and used as an internal signal for a write operation, and is also used to activate the second output node wt_stdby.

제3출력노드신호생성부(270)에서는 상기 제2출력노드신호 wt_stdby 및 반전된 상기 제1제어신호 /casp_rd에 응답하여 상기 제3출력노드 wt_stdby2를 풀다운시킨뒤에 래치를 통해 저장하고, 상기 제2제어신호 ybst 및 상기 반전된 제1제어신호 /casp_rd에 응답하여 제3출력노드 wt_stdby2를 풀업시킨다.In response to the second output node signal wt_stdby and the inverted first control signal / casp_rd, the third output node signal generation unit 270 pulls down the third output node wt_stdby2 and stores it through a latch. The third output node wt_stdby2 is pulled up in response to the control signal ybst and the inverted first control signal / casp_rd.

상기 제3출력노드신호 wt_stdby2는 상기 출력단(290)의 NAND게이트 ND21의 일측단으로 인가되어 풀다운되었을 경우에는 상기 제1출력노드신호 stdby_1에 관계없이 상기 버퍼제어신호 en_dindsz를 "로우"로 액티브시키고, 상기 제3출력노드신호 wt_stdby2가 풀업되었을 경우에는 상기 제1출력노드신호 stdby_1이 "하이"로 디스에이블되었을 때 상기 버퍼제어신호 en_dindsz를 "하이"로 디스에이블시킨다.When the third output node signal wt_stdby2 is applied to one end of the NAND gate ND21 of the output terminal 290 and pulled down, the buffer control signal en_dindsz is activated as "low" regardless of the first output node signal stdby_1. When the third output node signal wt_stdby2 is pulled up, the buffer control signal en_dindsz is disabled as “high” when the first output node signal stdby_1 is disabled.

결국 상기 버퍼제어신호 en_dindsz의 초기 활성화는 상기 제1출력노드신호 stdby_1에 응답하여 이루어지고, 디스에이블은 상기 반전된 제어신호 /casp_rd와 상기 제2제어신호에 응답하여 이루어진다.As a result, the initial activation of the buffer control signal en_dindsz is performed in response to the first output node signal stdby_1, and the disable is performed in response to the inverted control signal / casp_rd and the second control signal.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, DDR SDRAM에서 쓰기동작이 시작되고 빠른 시간내에 버퍼제어신호를 활성화시킴으로서, 동작속도를 향상시키고 안정적으로 동작한다.
















According to the present invention, the write operation is started in the DDR SDRAM and the buffer control signal is activated within a short time, thereby improving the operation speed and operating stably.
















Claims (2)

DDR SDRAM의 입력버퍼 제어방법에 있어서,In the input buffer control method of the DDR SDRAM, 쓰기동작이 시작되면 액티브되는 라스, 카스, 라이트인에이블, 칩셀렉트 신호를 입력받아 제1출력노드신호를 생성하는 제1단계;A first step of generating a first output node signal by receiving an active lath, cas, write enable, and chip select signal when a write operation is started; 상기 제1출력노드신호에 응답하여 버퍼제어신호를 액티브시키는 제2단계;A second step of activating a buffer control signal in response to the first output node signal; 상기 제1출력노드신호와 읽기 동작에서 활성화되는 제1제어신호와 칩이 동작을 시작하면서 활성화되는 파워업신호에 응답하여 쓰기동작에서 활성화되는 제3제어신호 및 제2출력노드신호를 생성하는 제3단계;Generating a third control signal and a second output node signal activated in a write operation in response to the first control signal activated in a read operation and the first control signal activated in a read operation and a power-up signal activated by a chip starting operation; Step 3; 상기 제2출력노드신호 및 반전된 상기 제1제어신호에 응답하여 상기 제1출력노드신호가 디스에이블 되어도 상기 버퍼제어신호의 인에이블을 유지하는 제4단계; 및Maintaining the enable of the buffer control signal even when the first output node signal is disabled in response to the second output node signal and the inverted first control signal; And 상기 제1제어신호 또는 버스트렝스 정보를 알려주는 제2제어신호에 응답하여 상기 버퍼제어신호를 디스에이블시키는 제5단계A fifth step of disabling the buffer control signal in response to a second control signal informing of the first control signal or bus length information; 로 이루어지는 DDR SDRAM의 입력버퍼 제어방법.DDR SDRAM input buffer control method. 버퍼제어신호 생성부에서 액티브된 버퍼제어신호에 응답하여 쓰기동작에서만 데이터입력버퍼 및 데이터스트로브버퍼를 활성화하는 DDR SDRAM의 입력버퍼 제어장치에 있어서,In the input buffer control device of the DDR SDRAM to activate the data input buffer and the data strobe buffer only in the write operation in response to the buffer control signal activated by the buffer control signal generator 상기 버퍼제어신호 생성부는,The buffer control signal generator, 라스, 카스, 라이트인에이블, 칩셀렉트신호 및 파워업신호를 입력받아 제1출력노드신호를 생성하는 입력단;An input terminal for receiving a lath, a cas, a write enable, a chip select signal, and a power up signal to generate a first output node signal; 제1제어신호와 상기 파워업신호에 응답하여 상기 제1출력노드신호를 클럭에 동기시켜 다단계의 지연을 통해 쓰기동작이 시작되고 2클럭 이후에 액티브되어 쓰기동작을 제어하는 제3제어신호를 출력하는 제3제어신호생성부;In response to a first control signal and the power-up signal, the first output node signal is synchronized with a clock to start a write operation through a multi-step delay, and to output a third control signal that is activated after two clocks to control the write operation. A third control signal generator; 상기 제1출력노드신호와 상기 제1출력노드신호를 지연한 신호 및 상기 제1출력노드신호를 클럭에 동기되어 지연한 신호를 부정논리곱한 뒤 상기 제3제어신호와 논리합하여 제2출력노드신호를 생성하는 제2출력노드신호생성부;A negative output of the delayed signal of the first output node signal, the first output node signal, and the delayed signal of the first output node signal in synchronization with a clock is performed by performing a logical OR with the third control signal to perform a second output node signal. A second output node signal generation unit generating a; 상기 제2출력노드신호와 반전된 상기 제1제어신호에 응답하여 인에이블되고 상기 제1제어신호 또는 제2제어신호에 응답하여 디스에이블되는 제3출력노드신호를 생성하는 제3출력노드신호생성부; 및Generating a third output node signal which is enabled in response to the first control signal inverted from the second output node signal and generates a third output node signal disabled in response to the first control signal or the second control signal. part; And 상기 제1출력노드신호와 상기 제3출력노드신호를 논리곱하는 논리곱수단에 의해 상기 버퍼제어신호를 인에이블 또는 디스에이블시키는 출력단An output stage for enabling or disabling the buffer control signal by a logical multiplication means for logically multiplying the first output node signal and the third output node signal 을 포함하여 이루어지는 DDR SDRAM의 입력버퍼 제어장치.DDR SDRAM input buffer control device comprising a.
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