KR101027339B1 - Input data receiver driving control circuit - Google Patents

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Abstract

본 발명은 외부에서 입력되는 데이터를 받아들이는 반도체 소자 내 리시버의 구동 제어 회로에 관한 것으로, 특히 디램(Dyamic RAM) 내의 입력 데이터 리시버 구동 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive control circuit for a receiver in a semiconductor element that receives data input from the outside, and more particularly, to a drive control circuit for an input data receiver in a DRAM.

본 발명의 입력 데이터 리시버 구동 제어 회로는, 카스, 라스, 칩셀렉트, 라이트 인에이블 신호의 조합을 입력받아 라이트 명령 펄스를 생성하기 위한 커맨드 디코더; 상기 라이트 명령 펄스를 소정의 라이트 지연시간 만큼 지연시킨 구동 제어 신호를 생성하기 위한 라이트 레이턴시 지연부; 상기 구동 제어 신호의 활성화 폭을 소정의 유지시간 만큼 유지시키기 위한 활성화 기간 유지부; 및 동작클럭의 주파수에 따라 상기 구동 제어 신호의 활성화 시점을 조절하기 위한 활성화 시점 조절부를 포함하는 것을 특징으로 한다.
The input data receiver drive control circuit of the present invention includes a command decoder for generating a write command pulse by receiving a combination of a cas, lath, chip select, and write enable signal; A write latency delay unit for generating a drive control signal delaying the write command pulse by a predetermined write delay time; An activation period holding unit for maintaining an activation width of the driving control signal by a predetermined holding time; And an activation time adjusting unit for adjusting the activation time of the driving control signal according to the frequency of the operation clock.

입력 데이터, 리시버, 펄스 폭, DDR, 레이턴시Input Data, Receiver, Pulse Width, DDR, Latency

Description

입력 데이터 리시버 구동 제어 회로{INPUT DATA RECEIVER DRIVING CONTROL CIRCUIT} Input data receiver drive control circuit {INPUT DATA RECEIVER DRIVING CONTROL CIRCUIT}             

도 1은 종래기술에 의한 입력 데이터 리시버 구동 제어 회로의 회로도,1 is a circuit diagram of a conventional input data receiver drive control circuit;

도 2는 도 1의 구동 제어 회로에서 생성되는 신호들의 타이밍도,2 is a timing diagram of signals generated in the driving control circuit of FIG. 1;

도 3은 본 발명의 일실시예에 의한 입력 데이터 리시버 구동 제어 회로의 회로도,3 is a circuit diagram of an input data receiver driving control circuit according to an embodiment of the present invention;

도 4는 도 2의 활성화 기간 유지부의 세부 회로도,4 is a detailed circuit diagram of an activation period maintaining unit of FIG. 2;

도 5는 도 2의 활성화 시점 조절부의 세부 회로도,5 is a detailed circuit diagram of an activation timing controller of FIG. 2;

도 6은 도 3의 구동 제어 회로에서 생성되는 신호들의 타이밍도.
6 is a timing diagram of signals generated in the drive control circuit of FIG.

본 발명은 외부에서 입력되는 데이터를 받아들이는 반도체 소자 내 리시버의 구동 제어 회로에 관한 것으로, 특히 디램(Dyamic RAM) 내의 입력 데이터 리시버 구동 제어 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive control circuit for a receiver in a semiconductor element that receives data input from the outside, and more particularly, to a drive control circuit for an input data receiver in a DRAM.                         

입력 데이터 리시버는 소비 전력의 절감 및/또는 주변 구성 회로로의 간섭을 방지하기 위해, 입력 데이터의 래치가 필요한 기간에만 구동되는 것이 바람직하다. 이를 위해 일반적인 반도체 소자는 입력 데이터 리시버 구동 제어 회로를 구비한다. In order to reduce power consumption and / or to prevent interference to peripheral components, the input data receiver is preferably driven only during a period in which the latching of the input data is necessary. To this end, a general semiconductor device includes an input data receiver driving control circuit.

외부 소자와 데이터 입출력 타이밍을 맞추기 위한 시간적 여유를 두기 위해, 반도체 소자의 데이터 입력 과정에는 여러 종류의 소정의 시간 지연값(latency)을 준수할 것이 요구된다. 라이트 명령을 수행하는 메모리 소자의 입력 데이터 리시버 구동 제어 회로의 경우 상기 시간 지연값으로 카스 지연값(CL : Cas Latency), 라이트 지연값(WL: Write Latency), 부가 지연값(AL : Additive Latency)이 사용된다. 카스 지연값은 카스 신호를 입력받는 구성 회로들에 공통적으로 적용되는 지연값이며, 부가 지연값은 입력 데이터 리시버 구동 제어 회로에서 카스 지연값에 추가적으로 요구되는 지연값이다. 라이트 지연값은 상기 카스 지연값과 부가 지연값이 고려된 라이트 명령 시점부터 데이터가 입력되는 시점까지의 지연값이다.In order to allow time for matching data input / output timing with an external device, it is required to observe various kinds of predetermined time delays in the data input process of the semiconductor device. In the case of the input data receiver driving control circuit of the memory device that performs the write command, the cascade delay value (CL: Cas Latency), the write delay value (WL), and the additive delay value (AL) are used as the time delay value. This is used. The cas delay value is a delay value commonly applied to the component circuits receiving the cas signal, and the additional delay value is a delay value additionally required for the cas delay value in the input data receiver driving control circuit. The write delay value is a delay value from the write command time point at which the cas delay value and the additional delay value are considered to the data input time.

상기 각 지연값들은 메모리 소자에서 사용되는 동작클럭의 주기(또는 반주기)의 정수배로서 미리 그 길이가 지정되는데, 각 지연값들의 길이는 일정한 것이 바람직하므로, 상기 동작클럭의 주파수(속도)에 따라 상기 동작클럭의 정수배는 달라지게 된다. 즉, 주파수가 느리면 작은 정수배로서 충분한 지연시간을 확보할 수 있는 반면, 주파수가 빠르면 보다 큰 정수배를 지정해야 충분한 지연시간이 확보된다.Each of the delay values is specified in advance as an integer multiple of the period (or half cycle) of the operation clock used in the memory device. Since the lengths of the delay values are preferably constant, The integer multiple of the operation clock will be different. In other words, if the frequency is slow, a sufficient integer delay time can be secured by a small integer multiple. However, if the frequency is fast, a sufficient integer delay time can be secured by specifying a larger integer multiple.

도 1은 상기와 같은 가변적인 카스 지연값(CL) 및 부가 지연값(AL)을 확보하 여 데이터가 입력되는 기간동안 리시버 회로를 활성화시키기 위한 종래기술에 의한 입력 데이터 리시버 구동 제어 회로를 도시한 것이다.1 illustrates an input data receiver driving control circuit according to the related art for activating a receiver circuit during a data input period by securing a variable cas delay value CL and an additional delay value AL as described above. will be.

도 1에서 부가 지연값은 0클럭부터 4클럭까지 0번에서 4번이 할당되고, 카스 지연값은 0클럭부터 4클럭까지 2번에서 6번이 할당되며, 라이트 지연값(WL)은 카스 지연값(2번부터 6번 중 하나)에 부가 지연값(AL : 0번부터 4번 중 하나)을 더한 값에서 1을 뺀 값이 된다.In FIG. 1, an additional delay value is allocated 0 to 4 times from 0 clock to 4 clocks, and a cas delay value is allocated 2 to 6 times from 0 clock to 4 clocks, and the write delay value WL is a cas delay. It is the value obtained by subtracting 1 from the value (one of 2 to 6) plus the additional delay value (AL: one of 0 to 4).

커맨드 디코더에서 생성된 라이트 펄스(wt0)는 제1 시프트 레지스터 및 부가 지연값 선택기에 의해 부가 지연값 만큼 지연되고, 제2 시프트 레지스터 및 카스 지연값 선택기에 의해 카스 지연값 만큼 지연되어, 필요한 라이트 지연값(WL)을 확보하게 되고, 제3 시프트 레지스터 및 펄스 폭 확장기에 의해 충분한 활성화 펄스 폭을 가지게 된다.The write pulse wt0 generated by the command decoder is delayed by the additional delay value by the first shift register and the additional delay value selector, and delayed by the cas delay value by the second shift register and the cas delay value selector, thereby providing the necessary write delay. The value WL is secured and has a sufficient activation pulse width by the third shift register and the pulse width expander.

도 2는 상기 과정에서 생성되는 신호들의 타이밍을 도시한 것으로, 도시한 바와 같이 입력 데이터 리시버에 대한 제어신호인 스탠바이 신호(wt_stdby)는, 라이트 명령(WT) 발생 시점에서 지정된 카스 지연값 및 부가 지연값 후, 로우 인에이블되며 3.5 개의 동작클럭 주기동안 인에이블을 유지시킨다. FIG. 2 illustrates timings of signals generated in the above process. As shown, a standby signal wt_stdby, which is a control signal for an input data receiver, includes a cas delay value and an additional delay designated at the time of writing a write command WT. After the value, it is low enabled and remains enabled for 3.5 operating clock cycles.

도시한 종래기술에 의한 리시버 회로를 실시함에 의해 동작클럭 주파수의 빠르기에 따라 AL값 및 CL 값을 설정하여 적절한 WL를 확보할 수 있는 효과가 있다. 한편, 종래기술은 WL확보를 위한 라이트 카스 펄스의 활성화 폭의 관점에서 볼 때, 상기 활성화 폭의 종점(라이트 카스 펄스의 폴링에지)만을 설정에 따라 조정할 뿐, 시점(라이트 카스 펄스의 라이징에지)은 고정되어 있다. 그런데, 동작클럭의 주파 수가 비교적 낮을 때에는 상기 고정된 라이트 카스 펄스의 라이징에지에서 데이타가 입력되는 시점까지 구간이 충분히 길어서 리시버 회로를 활성화시키는데 무리가 없지만, 동작클럭의 주파수가 상당히 높을 때에는 상기 고정된 라이트 카스 펄스의 라이징에지에서 데이타가 입력되는 시점까지 구간이 충분히 길지 못해 리시버 회로가 활성화되기 전에 데이타가 입력될 수 있는 위험이 존재하였다.
By implementing the receiver circuit according to the prior art shown in the drawing, there is an effect of ensuring an appropriate WL by setting the AL value and the CL value according to the fast operation clock frequency. On the other hand, in the prior art, in view of the activation width of the write cascade pulse for WL, only the end point of the activation width (polling edge of the write cascade pulse) is adjusted according to a setting, and the starting point (rising edge of the write cascade pulse). Is fixed. However, when the frequency of the operation clock is relatively low, the interval is long enough until the data is inputted from the rising edge of the fixed write cascade pulse to activate the receiver circuit, but when the frequency of the operation clock is considerably high, the fixed There was a risk that the data could be entered before the receiver circuit was activated because the interval was not long enough until the data was entered at the rising edge of the write cascade pulse.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 입력 데이터 리시버에 대해 요구되는 구동 시간을 충분히 확보할 수 있는 입력 데이터 리시버 구동 제어 회로를 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above problems, and an object thereof is to provide an input data receiver driving control circuit capable of sufficiently securing the driving time required for the input data receiver.

특히, 본 발명은 동작클럭의 주파수에 따라 입력 데이터 리시버가 구동되는 시점을 조절할 수 있는 입력 데이터 리시버 구동 제어 회로를 제공 하는 것을 그 심화된 목적으로 한다.
In particular, an object of the present invention is to provide an input data receiver drive control circuit that can adjust the timing at which the input data receiver is driven according to the frequency of the operation clock.

상기 목적을 달성하기 위한 본 발명의 입력 데이터 리시버 구동 제어 회로는, 카스, 라스, 칩셀렉트, 라이트 인에이블 신호의 조합을 입력받아 라이트 명령 펄스를 생성하기 위한 커맨드 디코더; 상기 라이트 명령 펄스를 소정의 라이트 지연시간 만큼 지연시킨 구동 제어 신호를 생성하기 위한 라이트 레이턴시 지연부; 상기 구동 제어 신호의 활성화 폭을 소정의 유지시간 만큼 유지시키기 위한 활성화 기간 유지부; 및 동작클럭의 주파수에 따라 상기 구동 제어 신호의 활성화 시점을 조절하기 위한 활성화 시점 조절부를 포함하는 것을 특징으로 한다.An input data receiver driving control circuit of the present invention for achieving the above object comprises: a command decoder for generating a write command pulse by receiving a combination of a cas, lath, chip select, and write enable signal; A write latency delay unit for generating a drive control signal delaying the write command pulse by a predetermined write delay time; An activation period holding unit for maintaining an activation width of the driving control signal by a predetermined holding time; And an activation time adjusting unit for adjusting the activation time of the driving control signal according to the frequency of the operation clock.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only one of the most preferred embodiments of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

(실시예)(Example)

본 실시예에서는 각종 레이턴시값들을 동작클럭의 1/2 주기의 정수배로 지정하며, 지정된 동작클럭수만큼 필요한 지연시간을 확보하게 된다. 주위 환경(주로, 동작클럭)에 따라, 반도체 소자의 전체 구성요소의 레이턴시 조정값을 부여해야 하는데, 본 실시예에서는 카스 레이턴시(CL)를 전체 구성요소에 대한 레이턴시 기준으로서 부여한다. 카스 레이턴시가 결정되면, 이에 소정의 부가 레이턴시를 지정하여 최종적인 라이트 레이턴시(WL)를 결정한다. 따라서, 본 실시예에서는 라이트 레이턴시를 확보하기 위한 구성으로 상기 카스 레이턴시를 확보하는 카스 레이턴시부 와 상기 부가 레이턴시를 확보하는 부가 레이턴시부를 구비한다. In this embodiment, various latency values are designated as integer multiples of one-half cycle of the operation clock, and the required delay time is secured by the specified number of operation clocks. According to the surrounding environment (mainly, the operation clock), the latency adjustment value of all the components of the semiconductor element should be given. In this embodiment, the cascade latency CL is given as the latency reference for all the components. When the cas latency is determined, a predetermined additional latency is assigned to the final light latency WL. Accordingly, the present embodiment includes a cas latency element to secure the cas latency and an additional latency part to secure the additional latency in a configuration for securing the light latency.

도 3에 도시한 바와 같은 본 실시예의 입력 데이터 리시버 구동 제어 회로는, 카스(casb), 라스(rasb), 칩셀렉트(csb), 라이트 인에이블(web) 신호의 조합을 입력받아 라이트 명령 펄스(wt0)를 생성하기 위한 커맨드 디코더(100); 상기 라이트 명령 펄스(wt0)에 동작클럭(iclk) 개수로 지정된 카스 레이턴시을 적용하기 위한 카스 레이턴시부; 상기 라이트 명령 펄스(wt0)에 동작클럭(iclk) 개수로 지정된 부가 레이턴시을 적용하기 위한 부가 레이턴시부; 상기 구동 제어 신호(wt_stdby)의 활성화 폭을 소정의 유지시간 만큼 유지시키기 위한 활성화 기간 유지부; 및 동작클럭(iclk)의 주파수에 대응하는 결정되는 카스 레이턴시값에 따라 상기 구동 제어 신호의 활성화 시점을 소정의 리딩시간만큼 앞당기기 위한 활성화 시점 조절부(900)를 포함한다.As shown in FIG. 3, the input data receiver driving control circuit of the present embodiment receives a combination of casb, ras, chip select (csb), and write enable (web) signals, and receives a write command pulse ( a command decoder 100 for generating wt0); A cas latency unit configured to apply a cas latency specified by the number of operation clocks iclk to the write command pulse wt0; An additional latency unit configured to apply an additional latency specified by the number of operation clocks iclk to the write command pulse wt0; An activation period holding unit for maintaining an activation width of the driving control signal wt_stdby for a predetermined holding time; And an activation time adjustment unit 900 for advancing the activation time of the driving control signal by a predetermined reading time according to the determined cascade latency value corresponding to the frequency of the operation clock iclk.

도시한 커맨드 래치(200)는 커맨드 디코더(100)의 명령 해석 결과를 저장하며, 외부에서 입력되는 동작클럭(clk)와 내부 동작클럭(iclk)의 차이만큼 라이트 명령(wt0)을 지연시키는 역할을 수행한다.The illustrated command latch 200 stores a result of command interpretation of the command decoder 100 and delays the write command wt0 by a difference between an external operation clock clk and an internal operation clock iclk. Perform.

상기 부가 레이턴시부는, 입력받은 신호를 동작클럭(iclk)의 1주기씩 시프트시킨 다수개의 시프트된 신호(al0_out ~ al4_out)를 출력하는 제1 시프트 레지스터(300); 및 지정된 값에 따라 상기 시프트된 신호(al0_out ~ al4_out) 중 하나를 선택하기 위한 AL(부가 레이턴시) 선택기(400)로 이루어진다. 상기 제1 시프트 레지스터(300)는 상기 커맨드 래치(200)의 출력 신호를 내부 동작클럭(iclk)의 한 주기씩 지연시킨 신호를 출력한다. 도시한 구현의 경우, al1_out는 커맨드 래치(200) 의 출력 신호를 1클럭 지연시킨 것이며, al2_out는 커맨드 래치(200)의 출력 신호를 2클럭 지연시킨 것이며, al3_out는 커맨드 래치(200)의 출력 신호를 3클럭 지연시킨 것이며, al4_out는 커맨드 래치(200)의 출력 신호를 4클럭 지연시킨 것이다. 즉, 제1 시프트 레지스터(300)는 AL 선택기(400)로 al10_out 부터 al4_out까지 모두 5종류의 시프트된 신호를 출력한다.The additional latency unit may include: a first shift register 300 for outputting a plurality of shifted signals al0_out to al4_out obtained by shifting an input signal by one period of an operation clock iclk; And an AL (additional latency) selector 400 for selecting one of the shifted signals al0_out to al4_out according to a specified value. The first shift register 300 outputs a signal obtained by delaying the output signal of the command latch 200 by one period of an internal operation clock iclk. In the illustrated implementation, al1_out delays the output signal of the command latch 200 by one clock, al2_out delays the output signal of the command latch 200 by two clocks, and al3_out denotes the output signal of the command latch 200. Is delayed by 3 clocks, and al4_out delays the output signal of the command latch 200 by 4 clocks. That is, the first shift register 300 outputs five kinds of shifted signals from al10_out to al4_out to the AL selector 400.

AL 선택기(400)는 적절한 라이트 레이턴시를 확보하기 위해 카스 레이턴시에 추가되는 부가 레이턴시값을 표시하는 부가 레이턴시 표시신호(AL<0:4>)를 입력받는다. AL<0>를 입력받은 경우에는 al0_out를 출력 신호로 선택하며, AL<1>를 입력받은 경우에는 al1_out를 출력 신호로 선택하며, AL<2>를 입력받은 경우에는 al2_out를 출력 신호로 선택하며, AL<3>를 입력받은 경우에는 al3_out를 출력 신호로 선택하며, AL<4>를 입력받은 경우에는 al4_out를 출력 신호로 선택한다.The AL selector 400 receives an additional latency indication signal AL <0: 4> indicating an additional latency value added to the cas latency to secure an appropriate write latency. If AL <0> is input, al0_out is selected as an output signal, if AL <1> is input, al1_out is selected as an output signal, and if AL <2> is input, al2_out is selected as an output signal. , AL3_out is selected as the output signal when AL <3> is input, and al4_out is selected as the output signal when AL <4> is input.

상기 카스 레이턴시부는, 입력받은 신호를 동작클럭(iclk)의 1주기씩 시프트시킨 다수개의 시프트된 신호(cl2_out ~ cl6_out)를 출력하는 제2 시프트 레지스터(500); 및 지정된 값에 따라 상기 시프트된 신호(cl2_out ~ cl6_out) 중 하나를 선택하기 위한 CL(카스 레이턴시) 선택기(600)로 이루어진다. 상기 제2 시프트 레지스터(500)는 상기 AL 선택기(400)의 출력 신호를 내부 동작클럭(iclk)의 한 주기씩 지연시킨 신호를 출력한다. 도시한 구현의 경우, cl3_out는 AL 선택기(400)의 출력 신호를 1클럭 지연시킨 것이며, cl4_out는 AL 선택기(400)의 출력 신호를 2클럭 지연시킨 것이며, cl5_out는 AL 선택기(400)의 출력 신호를 3클럭 지연시킨 것이며, cl6_out는 AL 선택기(400)의 출력 신호를 4클럭 지연시킨 것이다. 즉, 제2 시프트 레지스터(500)는 CL 선택기(600)로 cl2_out 부터 cl6_out까지 모두 5종류의 시프트된 신호를 출력한다.The cas latency unit may include: a second shift register 500 configured to output a plurality of shifted signals cl2_out to cl6_out obtained by shifting an input signal by one period of an operation clock iclk; And a CL (cas latency) selector 600 for selecting one of the shifted signals cl2_out to cl6_out according to a specified value. The second shift register 500 outputs a signal obtained by delaying the output signal of the AL selector 400 by one period of an internal operation clock iclk. In the illustrated implementation, cl3_out is one clock delay of the output signal of the AL selector 400, cl4_out is two clock delays of the output signal of the AL selector 400, and cl5_out is the output signal of the AL selector 400. Is delayed by three clocks, and cl6_out delays the output signal of the AL selector 400 by four clocks. That is, the second shift register 500 outputs five kinds of shifted signals from cl2_out to cl6_out to the CL selector 600.

CL 선택기(600)는 반도체 소자의 구동 환경에 따라 결정되는 카스 레이턴시값을 표시하는 카스 레이턴시 표시신호(CL<2:6>)를 입력받는다. CL<2>를 입력받은 경우에는 cl2_out를 출력 신호로 선택하며, CL<3>를 입력받은 경우에는 cl3_out를 출력 신호로 선택하며, CL<4>를 입력받은 경우에는 cl4_out를 출력 신호로 선택하며, CL<5>를 입력받은 경우에는 cl5_out를 출력 신호로 선택하며, CL<6>를 입력받은 경우에는 cl6_out를 출력 신호로 선택한다.The CL selector 600 receives a cascade latency display signal CL <2: 6> indicating a cascade latency value determined according to the driving environment of the semiconductor device. When CL <2> is input, cl2_out is selected as the output signal, when CL <3> is input, cl3_out is selected as the output signal, and when CL <4> is input, cl4_out is selected as the output signal. If CL <5> is input, cl5_out is selected as the output signal. If CL <6> is input, cl6_out is selected as the output signal.

도 4에 도시한 바와 같은 활성화 기간 유지부는, 입력받은 신호를 동작클럭(iclk)의 1주기 또는 반주기씩 시프트시킨 다수개의 시프트된 신호(caspwt0 ~ caspwt3)를 출력하는 제3 시프트 레지스터(700); 및 상기 구동 제어 신호의 활성화 구간을 상기 시프트된 신호들(caspwt0 ~ caspwt3)의 활성화 구간을 합한 만큼 확장시키는 활성화 구간 합산기(800)로 이루어진다.4, the activation period maintenance unit may include: a third shift register 700 which outputs a plurality of shifted signals caspwt0 to caspwt3 obtained by shifting the input signal by one cycle or half cycle of the operation clock iclk; And an activation period adder 800 that extends the activation period of the drive control signal by the sum of the activation periods of the shifted signals caspwt0 to caspwt3.

제3 시프트 레지스터(700)는 CL 선택기(600)의 출력 신호를 입력받아 최대 3동작클럭(iclk)동안 지연시킨 신호를 생성하기 위해, 동작클럭(iclk)의 반주기씩 지연시키기 위한 플립플롭 6개를 구비한다. 도시한 구조에서는 제3 시프트 레지스터(700)가 활성화 구간 합산기(800)로 모두 4개의 시프트된 신호를 출력하는데, 상기 4개의 신호는 시프트 없는 신호(caspwt0), 1 클럭 시프트된 신호(caspwt1), 1.5 클럭 시프트된 신호(caspwt2), 2.5 클럭 시프트된 신호(caspwt3)이다. The third shift register 700 receives six outputs of the CL selector 600 to generate a delayed signal for up to three operation clocks iclk, and six flip-flops for delaying the operation clock iclk by half a period. It is provided. In the illustrated structure, the third shift register 700 outputs all four shifted signals to the activation interval summer 800. The four shift signals are the shift-free signal caspwt0 and the one clock shifted signal caspwt1. , 1.5 clock shifted signal caspwt2 and 2.5 clock shifted signal caspwt3.

활성화 구간 합산기(800)는 3개의 오아게이트를 사용하여 caspwt0부터 caspwt3까지 4개의 신호의 활성화 구간을 합한 만큼의 활성화 구간을 갖는 caspwt6신호를 생성한다. 그런데 시프트된 정도의 차이가 1클럭인 caspwt0 신호와 caspwt1 신호간 및 caspwt2 신호와 caspwt3 신호간의 활성화 구간 합산에는 지연기를 사용하여 불활성화 구간을 방지한다. 한편 caspwt1 신호와 caspwt2 신호간의 시프트 정도 차이는 1/2 클럭에 불과하므로 별도의 지연기를 사용하지 않고 오아게이트로 활성화 구간을 합하였다. The activation interval summer 800 generates three caspwt6 signals having the activation interval as much as the sum of the activation intervals of four signals from caspwt0 to caspwt3. However, the delay period is used to add the activation interval between the caspwt0 and caspwt1 signals and the caspwt2 and caspwt3 signals with a shift of 1 clock to prevent the inactivation interval. On the other hand, the difference in the shift between the caspwt1 and caspwt2 signals is only one-half clock, so the activation intervals are added to the oragate without using a delay.

상기 활성화 시점 조절부(900)는, 상기 카스 레이턴시을 위한 동작클럭수가 소정 개수 이상이면, 구동 제어 신호(wt_stdby)를 소정의 리딩시간 만큼 앞당긴다. 도시한 구조에서는 상기 카스 레이턴시 표시신호가 CL<4>, CL<5>, CL<6> 일때, 동작클럭의 1주기 만큼의 리딩시간(casp_lead)을 부여한다.The activation timing controller 900 advances the driving control signal wt_stdby by a predetermined reading time when the number of operation clocks for the cascade latency is equal to or greater than a predetermined number. In the illustrated structure, when the cas latency display signal is CL <4>, CL <5>, or CL <6>, a reading time (casp_lead) of one cycle of the operation clock is given.

도 5에 도시한 바와 같은 활성화 시점 조절부(900)는, 구동 모스트랜지스터쌍(P1, N1) 및 CL4 패스게이트(P3, N3), CL5 패스게이트(P4, N4), CL6 패스게이트(P5, N5)로 이루어진 구동유닛과, 인에이블 모스트랜지스터쌍(P2, N2) 및 노아게이트(NOR1), 인버터(IN1)로 이루어진 인에이블 유닛으로 이루어진다. 상기 인에이블 유닛은 상기 카스 레이턴시 표시신호가 CL<4>, CL<5>, CL<6>일때 활성화 시점 조절부(900)를 인에이블시킨다. 상기 구동유닛은 상기 카스 레이턴시 표시신호가 CL<4>일 때 제2 시프트 레지스터(500)의 cl3_out 신호를 리딩신호(casp_lead) 생성의 기준으로 삼고, 상기 카스 레이턴시 표시신호가 CL<5>일 때 제2 시프트 레지스터(500)의 cl4_out 신호를 리딩신호(casp_lead) 생성의 기준으로 삼고, 상기 카스 레이턴시 표시신호가 CL<6>일 때 제2 시프트 레지스터(500)의 cl5_out 신호를 리딩신 호(casp_lead) 생성의 기준으로 삼는다.
As shown in FIG. 5, the activation time adjusting unit 900 includes driving MOS transistor pairs P1 and N1, CL4 passgates P3 and N3, CL5 passgates P4 and N4, and CL6 passgates P5 and N5) and an enable unit consisting of the enable MOS transistor pairs P2 and N2, the NOA gate NOR1, and the inverter IN1. The enable unit enables the activation time controller 900 when the cas latency display signal is CL <4>, CL <5>, or CL <6>. The driving unit uses the cl3_out signal of the second shift register 500 as a reference for generating a leading signal (casp_lead) when the cas latency display signal is CL <4>, and when the cas latency display signal is CL <5>. The cl4_out signal of the second shift register 500 is used as a reference for generating the leading signal casp_lead, and the cl5_out signal of the second shift register 500 is read signal casp_lead when the cas latency indication signal is CL <6>. ) As a basis for creation.

이하, 상기 실시예에 따라 최종적으로 구동 제어 신호(wt_stdby)가 생성되는 과정을 설명하면 다음과 같다.Hereinafter, a process of finally generating the driving control signal wt_stdby according to the embodiment will be described.

근래에 실시되는 디램의 외부 명령 규격은 카스(casb), 라스(rasb), 칩셀렉트(csb), 쓰기가능(web) 신호의 조합으로 이루어진다. 라이트(write) 명령이 casb='0', rasb='1', csb='0', web='0'의 조합으로써 입력되면, 커맨드 디코더는 라이트 펄스(wt0)를 생성한다. 상기 라이트 펄스는 커맨드 래치에 소정시간 래치되었다가 시프트 레지스터로 전송된다.Recently, the external command standard of DRAM is composed of a combination of casb, ras, chip select (csb), and writable (web) signals. When a write command is input as a combination of casb = '0', rasb = '1', csb = '0', web = '0', the command decoder generates a write pulse wt0. The write pulse is latched in the command latch for a predetermined time and then transferred to the shift register.

도시한 구조에서, 먼저 부가 레이턴시값을 만들기 위해, 제1 시프트 레지스터(300)에서 1 동작클럭(iclk)씩 시프트를 하면서 al1_out에서 al4_out까지 차례대로 생성한다. AL 선택기(400)에서는 AL0 ~ AL4 중 하나로 지정된 부가 레이턴시 모드에 따라, al0_out 내지 al4_out 신호 중 하나를 선택하여 제2 시프트 레지스터(500)로 출력한다.In the illustrated structure, first, in order to create an additional latency value, the first shift register 300 generates a sequence of al1_out to al4_out while shifting by one operation clock (iclk). The AL selector 400 selects and outputs one of the al0_out to al4_out signals to the second shift register 500 according to the additional latency mode specified by one of AL0 to AL4.

제2 시프트 레지스터(500)에서도 AL 선택기(400)의 출력 신호를 다시 1클럭씩 시프트하여 cl3_out에서 cl6_out신호를 만들어 준다. 여기서 생성된 신호도 AL 선택기(400)에서와 마찬가지로 CL 선택기(600)로 들어가서 CL2 ~ CL6에 따라 cl2_out ~ cl6_out 중 하나가 선택이 된다. 본 실시예에서 WL값과 상기 AL0 ~ AL4 및 CL2 ~ CL6의 관계는 WL = AL + CL - 1이며, CL 선택기(600)에서 출력되는 caspwt신호는 총 WL-1만큼 시프트 되어졌다. The second shift register 500 also shifts the output signal of the AL selector 400 by one clock to generate the cl6_out signal from cl3_out. The signal generated here also enters the CL selector 600 as in the AL selector 400, and one of cl2_out through cl6_out is selected according to the CL2 through CL6. In this embodiment, the relationship between the WL value and the AL0 to AL4 and CL2 to CL6 is WL = AL + CL−1, and the caspwt signal output from the CL selector 600 is shifted by the total WL-1.                     

DRAM 내부적으로보면 WL만큼 지연이 되어 들어오는 데이터의 입력을 받기 위해 리시버에서는 WL보다 1 동작클럭(iclk) 이전에 리시버가 대기를 하고 있어야 한다. 이렇게 생성된 caspwt신호는 다시 3 동작클럭(iclk)만큼 더 지연이 되어 리시버가 동작하는 구간 만큼의 펄스를 만들어 주어야 한다. 왜냐하면 DDR2기술을 적용한 디램에서는 4비트 프리패치를 사용하기 때문에 데이타 4비트가 입력되는 동안 리시버가 켜져 있어야 하기 때문이다.  Inside the DRAM, the receiver must wait for one operating clock (iclk) before the WL in order to receive incoming data delayed by WL. The generated caspwt signal is delayed by 3 operation clocks (iclk) again to generate pulses as long as the receiver operates. This is because DRAMs with DDR2 technology use 4-bit prefetch, so the receiver must be turned on while 4 bits of data are being input.

따라서, 4비트 프리패치를 사용하는 DDR2 디램인 경우에는, 비트의 데이터가 입력되는 동안 리시버가 활성화 상태를 유지하도록, 생성된 라이트카스 펄스(caspwt)에 다시 3 동작클럭(iclk) 만큼 지연시켜 충분한 리시버의 동작 구간을 만들어 준다. Therefore, in the case of DDR2 DRAM using 4-bit prefetch, it is sufficient to delay the generated light pulse (caspwt) by 3 operation clocks (iclk) again so that the receiver remains active while bit data is input. Make the operating section of the receiver.

펄스폭 확장기(800)의 게이트들은 리시버가 2 동작클럭(iclk) 이상 동안 동작하는 구간을 만들어주기 위한 것으로, 커맨드 래치(200)의 출력 신호가 WL - 1 클럭 만큼 지연된 신호인 caspwt0 신호와, caswt0 신호에서 지연기(DE1)에 의해 지연된 caspwt01 신호, caspwt0 신호에서 1 동작클럭(iclk) 지연된 caspwt1신호를 오아 게이트(OR1)를 통해 통합하여, 2 동작클럭(iclk) 만큼의 하이 펄스 폭을 갖는 caspwt4 신호를 생성한다. 또한, caspwt0 신호보다 1.5 동작클럭(iclk) 지연된 caspwt2와, caswt0 신호에서 지연기(DE2)에 의해 지연된 caspwt02 신호, caspwt0 신호보다 2.5 동작클럭(iclk) 지연된 caspwt3신호를 입력받은 오아 게이트(OR2)는 2 동작클럭(iclk) 만큼의 하이 펄스 폭을 갖는 caspwt5 신호를 생성한다. caspwt4, caspwt5 두 신호를 입력받은 오아게이트(OR3)는 3.5 동작클럭(iclk) 만큼의 하이 펄스 폭을 갖는 caspwt6신호를 생성하며, 낸드 게이트(NAN1)는 이를 반전하여 최종적으로 3.5 동작클럭(iclk) 만큼의 로우 인에이블 펄스 폭을 갖는 구동 제어 신호(wt_stdby)를 생성한다.The gates of the pulse width expander 800 are used to create a section in which the receiver operates for two or more operation clocks, i.e., a caspwt0 signal in which the output signal of the command latch 200 is delayed by WL-1 clock, and caswt0. Caspwt01 signal delayed by delay DE1 in signal, caspwt0 signal caspwt1 delayed by 1 operation clock (iclk) through ORA gate, caspwt4 with high pulse width of 2 operation clocks (iclk) Generate a signal. In addition, the OR gate receiving caspwt2 delayed by 1.5 operating clocks (iclk) than the caspwt0 signal, caspwt02 signal delayed by the delay device DE2 in the caswt0 signal, and caspwt3 signal delayed 2.5 operating clocks (iclk) than the caspwt0 signal are OR2. Generate a caspwt5 signal with a high pulse width of 2 operating clocks (iclk). caspwt4 and caspwt5 OA gates (OR3) receiving two signals generate a caspwt6 signal with a high pulse width of 3.5 operating clocks (iclk), and NAND gate (NAN1) inverts it and finally 3.5 operating clocks (iclk) A drive control signal wt_stdby having a low enable pulse width of about is generated.

카스 레이턴시가 CL4로 지정된 경우를 가정한 도 6의 파형을 보면, CL4 신호에 의해 cl3_out신호가 선택이 되어 WL보다 2 동작클럭(iclk) 앞선 리딩 신호(casp_lead)가 생성된다. 리딩 신호(casp_lead)는 펄스폭 확장기(800)의 낸드 게이트(NAN1)를 통해 구동 제어 신호(wt_stdby)에 적용된다.Referring to the waveform of FIG. 6 assuming that the cas latency is designated as CL4, the cl3_out signal is selected by the CL4 signal to generate a leading signal casp_lead two iclks ahead of WL. The reading signal casp_lead is applied to the driving control signal wt_stdby through the NAND gate NAN1 of the pulse width expander 800.

도 5에 도시한 바와 같은 활성화 시점 조절부(900)는, 카스 레이턴시 표시신호가 CL<4>, CL<5>, CL<6>일 때, 즉 반도체 소자가 고속으로 동작할 때 활성화 된다. 구체적인 동작을 보면 CL4일때는 1 동작클럭(iclk) 이전 신호인 cl3_out신호를, CL5일때는 cl4_out, CL6일때는 cl5_out신호를 사용하여 리딩 신호(casp_lead)를 생성함으로써, 구동 제어 신호(wt_stdby)의 로우 활성화 시점을 1 동작클럭(iclk) 앞당겨서, 결국 리시버의 동작시점을 1 동작클럭(iclk) 앞당기게 된다.
The activation timing controller 900 as shown in FIG. 5 is activated when the cas latency display signals are CL <4>, CL <5>, and CL <6>, that is, when the semiconductor device operates at a high speed. According to a specific operation, the driving signal signal wt_stdby is generated by generating the leading signal casp_lead by using the cl3_out signal, which is a signal before the one operation clock iclk in CL4, and the cl4_out signal in the CL5 and cl5_out signals in the CL6. The activation time is advanced by one operating clock iclk, and thus the operation time of the receiver is advanced by one operating clock iclk.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
Although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited thereto, and the technical spirit of the present invention and the claims to be described below by those skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of equivalents.

본 발명에 따른 입력 데이터 리시버 구동 제어 회로를 실시함에 의해, 동작클럭의 주파수와 무관하게 입력 데이터 리시버에 대해 요구되는 구동 시간을 확보할 수 있는 효과가 있다. By implementing the input data receiver drive control circuit according to the present invention, there is an effect that the driving time required for the input data receiver can be secured regardless of the frequency of the operation clock.

특히, DDR 램 등에서 구동 클럭의 주파수가 소정 기준값 이상일 때 설정되는 레이턴시(카스 레이턴시) 모드에서는 입력 데이터 리시버에 대한 제어신호의 활성화 시점을 앞당겨서 리시버의 원할한 동작을 보장하는 효과가 있다.
In particular, in a latency (cas latency) mode that is set when the frequency of the driving clock is higher than a predetermined reference value in a DDR RAM or the like, there is an effect of ensuring the smooth operation of the receiver by advancing the activation time of the control signal for the input data receiver.

Claims (8)

삭제delete 커맨드 신호를 입력받아 라이트 명령 펄스를 생성하기 위한 커맨드 디코더;A command decoder for receiving a command signal and generating a write command pulse; 상기 라이트 명령 펄스를 예정된 라이트 지연시간 만큼 지연시킨 구동 제어 신호를 생성하기 위한 라이트 레이턴시부;A write latency unit configured to generate a driving control signal delaying the write command pulse by a predetermined write delay time; 상기 구동 제어 신호의 활성화 폭을 예정된 유지시간 만큼 유지시키기 위한 활성화 기간 유지부; 및An activation period holding unit for maintaining an activation width of the driving control signal by a predetermined holding time; And 동작클럭의 주파수에 따라 상기 구동 제어 신호의 활성화 시점을 예정된 리딩시간만큼 앞당기기 위한 활성화 시점 조절부를 구비하며,An activation time adjustment unit for advancing an activation time of the driving control signal by a predetermined reading time according to a frequency of an operation clock; 상기 라이트 지연시간 및 상기 리딩시간은 동작클럭의 주기 또는 반주기의 정수배로 지정되며, 상기 동작클럭의 주파수에 따라 상기 라이트 지연시간을 위한 정수배 및 상기 리딩시간을 위한 정수배가 결정되는 입력 데이터 리시버 구동 제어 회로.The write delay time and the reading time are specified as an integer multiple of a cycle or a half cycle of an operation clock, and an input data receiver driving control in which an integer multiple for the write delay time and an integer multiple for the reading time is determined according to the frequency of the operation clock. Circuit. 제2항에 있어서, 상기 라이트 레이턴시부는,According to claim 2, The light latency portion, 상기 라이트 명령 펄스에 동작클럭수로 지정된 카스 레이턴시를 적용하기 위한 카스 레이턴시부; 및A cas latency unit for applying a cas latency specified by the number of operation clocks to the write command pulse; And 상기 라이트 명령 펄스에 동작클럭수로 지정된 부가 레이턴시를 적용하기 위한 부가 레이턴시부를 포함하는 입력 데이터 리시버 구동 제어 회로.And an additional latency unit for applying an additional latency specified by the number of operation clocks to the write command pulse. 제3항에 있어서, 상기 카스 레이턴시부는,The method of claim 3, wherein the cas latency unit, 입력받은 신호를 동작클럭의 1주기씩 시프트시킨 다수개의 시프트 신호를 출력하는 시프트 레지스터; 및A shift register for outputting a plurality of shift signals obtained by shifting the input signal by one period of the operation clock; And 지정된 값에 따라 상기 시프트 신호 중 하나를 선택하기 위한 지연값 선택기를 포함하는 입력 데이터 리시버 구동 제어 회로.And a delay value selector for selecting one of the shift signals in accordance with a specified value. 제3항에 있어서, 상기 부가 레이턴시부는,The method of claim 3, wherein the additional latency unit, 입력받은 신호를 동작클럭의 1주기씩 시프트시킨 다수개의 시프트 신호를 출력하는 시프트 레지스터; 및A shift register for outputting a plurality of shift signals obtained by shifting the input signal by one period of the operation clock; And 지정된 값에 따라 상기 시프트 신호 중 하나를 선택하기 위한 지연값 선택기를 포함하는 입력 데이터 리시버 구동 제어 회로.And a delay value selector for selecting one of the shift signals in accordance with a specified value. 제2항에 있어서, 상기 활성화 기간 유지부는,The method of claim 2, wherein the activation period maintaining unit, 입력받은 신호를 동작클럭의 1주기 또는 반주기씩 시프트시킨 다수개의 시프트 신호를 출력하는 시프트 레지스터; 및A shift register for outputting a plurality of shift signals obtained by shifting the input signal by one cycle or half cycle of the operation clock; And 상기 구동 제어 신호의 활성화 구간을 상기 시프트 신호들의 활성화 구간을 합한 만큼 확장시키는 활성화 구간 합산기를 포함하는 입력 데이터 리시버 구동 제어 회로.And an activation period adder configured to expand the activation period of the drive control signal by the sum of the activation periods of the shift signals. 제4항에 있어서, 상기 활성화 시점 조절부는,The method of claim 4, wherein the activation time adjustment unit, 상기 카스 레이턴시를 위한 동작클럭수가 예정된 개수 이상이면, 동작클럭의 1주기 만큼의 상기 리딩시간을 부여하는 입력 데이터 리시버 구동 제어 회로.And if the number of operation clocks for the cas latency is equal to or greater than a predetermined number, giving the reading time as much as one cycle of the operation clock. 제4항에 있어서, 상기 활성화 시점 조절부는,The method of claim 4, wherein the activation time adjustment unit, 상기 카스 레이턴시를 위한 동작클럭수가 예정된 개수 이상이면, If the number of operation clocks for the cas latency is more than a predetermined number, 상기 카스 레이턴시부의 지연값 선택기가 선택한 시프트 신호의 이전단 시프트 신호를 기준으로 구동 제어 신호를 활성화시키는 입력 데이터 리시버 구동 제어 회로.An input data receiver drive control circuit for activating a drive control signal on the basis of a shift signal preceding a shift signal selected by the delay value selector of the cas latency unit.
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