KR100738958B1 - Data output predriver of semiconductor memory apparatus - Google Patents

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Abstract

A data output predriver of a semiconductor memory device is provided to increase timing margin of a rising clock signal and a falling clock signal by generating a rising clock signal synchronized to rising latch data and a falling clock signal synchronized to falling latch data during data output of the semiconductor memory device. A delay part(546) outputs a rising clock delay signal and a falling clock delay signal by delaying a rising clock signal and a falling clock signal provided from a DLL(Delay Locked Loop) circuit part. A rising data input part(542) receives and transfers rising latch data latched by the rising clock signal to a common node. A falling data input part(544) receives and transfers falling latch data latched by the falling clock signal at an enable time of the falling clock signal to the common node. A falling output data generation part generates falling output data synchronously with a rising edge time of the rising clock signal by receiving the falling data, and then provides the falling output data to the falling data input part.

Description

반도체 메모리 장치의 데이터 출력 프리드라이버{Data Output Predriver of Semiconductor Memory Apparatus}Data Output Predriver of Semiconductor Memory Apparatus

도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블록도,1 is a block diagram of a data output circuit of a general semiconductor memory device;

도 2는 도 1에 도시한 프리드라이버의 내부 구성도,FIG. 2 is an internal configuration diagram of the predriver shown in FIG. 1;

도 3은 도 1 및 도 2에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도,3 is a timing diagram for describing an operation of the predriver shown in FIGS. 1 and 2;

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도,4 is a diagram illustrating an internal configuration of a data output predriver of a semiconductor memory device according to an embodiment of the present invention;

도 5는 도 4에 도시한 프리드라이버의 상세 구성도,5 is a detailed configuration diagram of the predriver shown in FIG. 4;

도 6은 도 4 및 도 5에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도, 및 FIG. 6 is a timing diagram for describing an operation of the predriver shown in FIGS. 4 and 5.

도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도이다.7 is a diagram illustrating an internal configuration of a data output predriver of a semiconductor memory device according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 데이터 구동 수단 20 : 데이터 출력 신호 생성 수단10: data driving means 20: data output signal generating means

30 : 라이징 클럭 신호 생성 수단 40 : 폴링 클럭 신호 생성 수단30: rising clock signal generating means 40: polling clock signal generating means

50 : 데이터 출력 수단 52 : 데이터 저장 수단50: data output means 52: data storage means

54 : 프리드라이버 56 : 출력 드라이버54: free driver 56: output driver

541 : 스위칭부 542 : 라이징 데이터 입력부541: switching unit 542: rising data input unit

543 : 폴링 데이터 레지스터 544 : 폴링 데이터 입력부543: polling data register 544: polling data input

545 : 래치부 546 : 지연부545: latch portion 546: delay portion

547 : 제 1 플립플롭 548 : 제 2 플립플롭547: first flip-flop 548: second flip-flop

549 : 제 2 지연부549: second delay unit

본 발명은 반도체 메모리 장치의 데이터 출력 프리드라이버에 관한 것으로, 보다 상세하게는 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 라이징 클럭 신호 및 폴링 클럭 신호의 타이밍 마진을 확보하도록 하는 반도체 메모리 장치의 데이터 출력 프리드라이버에 관한 것이다.The present invention relates to a data output predriver of a semiconductor memory device, and more particularly, to a data output of a semiconductor memory device which ensures timing margins of a rising clock signal and a falling clock signal during data output of a semiconductor memory device operating at a high speed. It is about a free driver.

일반적으로 SDRAM(Synchronous Dynamic RAM)의 데이터 입출력 동작은 클럭의 라이징 에지에 동기되어 수행된다. 그러나 DDR SDRAM(Double Data Rate SDRAM)에서의 데이터 입출력 동작은 클럭의 라이징 에지 뿐만 아니라 폴링 에지에도 동기되어 수행되고 따라서 SDRAM에 비해 두 배의 데이터 입출력 속도를 갖는다. 따라서 DDR SDRAM과 같은 고속의 반도체 메모리 장치는 리드(read) 동작시 데이터 출력을 위해 라이징 클럭과 폴링 클럭을 생성하여 데이터를 처리하며 데이터 출력을 지시하는 데이터 출력 신호를 생성하여 사용한다.
이하, 종래의 기술에 따른 데이터 출력 회로를 도 1 ~ 도 3을 참조하여 설명하면 다음과 같다.In general, data input / output operations of synchronous dynamic RAM (SDRAM) are performed in synchronization with the rising edge of the clock. However, data input / output operations in a double data rate SDRAM (DDR SDRAM) are performed not only on the rising edge of the clock but also on the falling edge, and thus double the data input / output speed of the SDRAM. Therefore, a high speed semiconductor memory device such as DDR SDRAM generates a rising clock and a falling clock for data output during read operation, processes data, and generates and uses a data output signal instructing data output.
Hereinafter, a data output circuit according to the related art will be described with reference to FIGS. 1 to 3.

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도 1은 일반적인 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.1 is a block diagram of a data output circuit of a general semiconductor memory device.

도시한 데이터 출력 회로는 DLL 회로와 출력 인에이블 회로로부터 전달되는 데이터를 순차적으로 구동하는 데이터 구동 수단(10), 프리드라이버(54)의 동작을 지시하는 데이터 출력 신호(dout)를 생성하는 데이터 출력 신호 생성 수단(20), 데이터를 구동하는 클럭의 라이징 에지에 동기되어 인에이블 되는 라이징 클럭 신호(rclk)를 생성하는 라이징 클럭 신호 생성 수단(30) 및 데이터를 구동하는 클럭의 폴링 에지에 동기되어 인에이블 되는 폴링 클럭 신호(fclk)를 생성하는 폴링 클럭 신호 생성 수단(40) 및 상기 데이터 출력 신호(dout), 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 입력 받아 상기 데이터를 처리하고 출력하기 위한 복수 개의 데이터 출력 수단(50)으로 구성된다.The illustrated data output circuit outputs a data output signal dout instructing the operation of the data driver 10 and the predriver 54 which sequentially drive data transmitted from the DLL circuit and the output enable circuit. The signal generating means 20, the rising clock signal generating means 30 for generating a rising clock signal rclk that is enabled in synchronization with the rising edge of the clock for driving data, and the falling edge of the clock for driving the data. The polling clock signal generating means 40 and the data output signal dout, the rising clock signal rclk, and the falling clock signal fclk are inputted to generate the polling clock signal fclk that is enabled. It consists of a plurality of data output means 50 for processing and output.

여기에서 상기 데이터 출력 수단(50)은 상기 데이터 구동 수단(10)으로부터 데이터를 입력 받아 데이터를 처리하기 전 일시적으로 저장하기 위한 데이터 저장 수단(52), 상기 데이터 출력 신호(dout), 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 입력 받아 클럭의 라이징 에지 타임과 폴링 에지 타임에 상기 데이터의 읽기 동작을 수행하는 프리드라이버(54) 및 상기 프리드라이버(54)에서 출력된 데이터를 구동하여 출력하는 출력 드라이버(56)로 구성된다.Here, the data output means 50 is a data storage means 52 for temporarily receiving data from the data driving means 10 before processing the data, the data output signal dout, and the rising clock. The pre-driver 54 and the data output from the pre-driver 54 which receive the signal rclk and the polling clock signal fclk and read the data at the rising edge time and the falling edge time of the clock It consists of an output driver 56 which drives and outputs.

상기 데이터 구동 수단(10)은 DLL 회로와 출력 인에이블 회로로부터 데이터가 전달되면 상기 데이터를 상기 데이터 출력 수단(50)이 처리할 수 있는 단위의 길이로 순차적으로 배열하여 상기 데이터 출력 수단(50)에 전달한다. 이후 상기 데이터 출력 수단(50)의 상기 데이터 저장 수단(52)은 상기 데이터의 길이만큼의 데이터 저장부(522)를 구비하여 순차적으로 전달된 데이터를 각각의 데이터 저장부(522)에 일시 저장한다.When data is transferred from the DLL circuit and the output enable circuit, the data driving means 10 sequentially arranges the data in a length of a unit that the data output means 50 can process, thereby allowing the data output means 50 to be processed. To pass on. Thereafter, the data storage means 52 of the data output means 50 includes a data storage unit 522 as long as the length of the data, and temporarily stores data sequentially transmitted in each data storage unit 522. .

상기 데이터 출력 신호 생성부(20)로부터 데이터 출력 신호(dout)가 인에이블 되어 상기 프리드라이버(54)에 입력되면 상기 프리드라이버(54)는 데이터 읽기 동작을 시작하여 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 각각 상기 데이터 저장 수단(52)에 저장된 데이터들을 입력 받는다. 이후 상기 데이터들을 저장하고 상기 출력 드라이버(60)에 전달하여 최종적으로 반도체 메모리 장치의 외부에서 상기 데이터들이 읽혀지도록 한다.When the data output signal dout is enabled from the data output signal generator 20 and input to the predriver 54, the predriver 54 starts a data read operation and the rising clock signal rclk. Data stored in the data storage unit 52 are input at the time of enabling the polling clock signal fclk. The data is then stored and transferred to the output driver 60 so that the data is finally read from the outside of the semiconductor memory device.

도 2는 도 1에 도시한 프리드라이버의 내부 구성도이다.FIG. 2 is a diagram illustrating an internal configuration of the predriver shown in FIG. 1.

상기 프리드라이버(54)는 상기 데이터 출력 신호(dout)가 디스에이블 되면 외부 공급전원(VDD)을 공통 노드(N1)에 전달하고 상기 데이터 출력 신호(dout)가 인에이블 되면 상기 외부 공급전원(VDD)의 상기 공통 노드(N1)로의 공급을 차단하는 스위칭부(541), 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 라이징 데이터(rdata)를 입력 받아 상기 공통 노드(N1)에 전달하는 라이징 데이터 입력부(542), 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 폴링 출력 데이터(fdo)를 생성하여 출력하는 폴링 데이터 레지스터(543), 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 폴링 출력 데이터(fdo)를 입력 받아 상기 공통 노드(N1)에 전달하는 폴링 데이터 입력부(544) 및 상기 공통 노드(N1)에 전달된 신호 또는 데이터를 저장 및 출력하는 래치부(545)로 구성된다.The predriver 54 transmits an external supply power supply VDD to the common node N1 when the data output signal dout is disabled, and the external supply power supply VDD when the data output signal dout is enabled. ), The switching unit 541 which cuts off the supply to the common node N1, the rising data rdata received at the time of enabling the rising clock signal rclk, and transferred to the common node N1. The polling data register 543 and the polling clock signal fclk that receive the polling data fdata and generate and output polling output data fdo at the rising edge time of the rising clock signal rclk. A latch for storing and outputting the polling data input unit 544 that receives the polling output data fdo at the time point of enabling the signal and delivers it to the common node N1 and a signal or data transmitted to the common node N1. It consists of 545.

여기에서 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 상기 프리드라이버(54)에 입력되는 데이터를 이른다. 마찬가지로 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 프리드라이버(54)에 입력되는 데이터를 말한다.The rising data rdata refers to data input to the predriver 54 at the time of enabling the rising clock signal rclk. Similarly, the polling data fdata refers to data input to the predriver 54 at the time of enabling the polling clock signal fclk.

상기 데이터 출력 신호(dout)가 디스에이블 되면 상기 공통 노드(N1)에는 상기 외부 공급전원(VDD)이 전달되어 매우 높은 전압이 인가된다. 이와 같이 매우 높은 공통 노드(N1)의 전압이 상기 래치부(545)를 통해 출력되면 데이터의 읽기 동작은 수행되지 않는다.When the data output signal dout is disabled, the external supply power VDD is transferred to the common node N1, and a very high voltage is applied. When the voltage of the very high common node N1 is output through the latch unit 545, the data read operation is not performed.

그러나 상기 데이터 출력 신호(dout)가 인에이블 되면 상기 공통 노드(N1)에는 더 이상 상기 외부 공급전원(VDD)이 공급되지 않으므로 상기 공통 노드(N1)의 전압 레벨은 강하하여 플로팅(floating) 상태가 된다. 이 때 상기 라이징 클럭 신호(rclk)가 인에이블 되면 상기 공통 노드(N1)에는 상기 라이징 데이터(rdata)가 입력되고 상기 래치부(545)에 저장된 후 출력된다. However, when the data output signal dout is enabled, since the external supply power supply VDD is no longer supplied to the common node N1, the voltage level of the common node N1 drops so that a floating state is obtained. do. At this time, when the rising clock signal rclk is enabled, the rising data rdata is input to the common node N1, stored in the latch unit 545, and then output.

상기 폴링 데이터 레지스터(543)는 상기 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 동기되어 값을 갖기 시작하는 상기 폴링 출력 데이터(fdo)를 생성하여 출력한다. 이후 상기 폴링 클럭 신호(fclk)가 인에이블 되면 상기 공통 노드(N1)에는 상기 폴링 출력 데이터(fdo)가 입력되고 상기 래치부(545)에 저장된 후 출력된다.The polling data register 543 receives the polling data fdata and generates and outputs the polling output data fdo starting to have a value in synchronization with the rising edge time of the rising clock signal rclk. When the polling clock signal fclk is enabled, the polling output data fdo is input to the common node N1, stored in the latch unit 545, and then output.

여기에서 상기 폴링 출력 데이터(fdo)가 필요한 이유는 상기 라이징 데이터(rdata)와 상기 폴링 데이터(fdata)는 같은 타이밍에 각각 새로운 값을 갖기 때문에 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)가 서로 같은 시간에 인에이블 되는 것을 방지하기 위함이다. 상기 폴링 출력 데이터(fdo)가 상기 라이징 클럭 신호(rclk)의 라이징 에지에 동기되어 값을 갖기 시작하게 되면 상기 폴링 클럭 신호(fclk)는 상기 라이징 클럭 신호(rclk)가 디스에이블 되고 상기 폴링 출력 데이터(fdo)가 상기 값을 유지하고 있을 때 인에이블 된다.The reason why the polling output data fdo is required is that the rising clock signal rclk and the falling clock signal fclk are generated because the rising data rdata and the polling data fdata have new values at the same timing. ) To prevent them from being enabled at the same time. When the polling output data fdo starts to have a value in synchronization with the rising edge of the rising clock signal rclk, the falling clock signal fclk is disabled and the rising clock signal rclk is disabled. Enabled when (fdo) holds this value.

도 3은 도 1 및 도 2에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도로서, 입력되는 데이터가 4개라 가정했을 때의 각각의 신호의 동작을 나타낸 것이다.FIG. 3 is a timing diagram for explaining the operation of the predriver shown in FIGS. 1 and 2, and shows the operation of each signal when it is assumed that four data are input.

도면을 보면, 4개의 데이터(data<0>, data<1>, data<2>, data<3>)가 순차적으로 입력되고 상기 4개의 데이터의 라이징 에지 타임에 라이징 데이터(rdata)와 폴링 데이터(fdata)가 각각 값을 갖게 되는 것을 확인할 수 있다. 또한 상기 라이징 데이터(rdata)가 입력되었을 때 상기 라이징 클럭 신호(rclk)가 인에이블 되는 것과 폴링 출력 데이터(fdo)가 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 값을 갖기 시작하는 것도 볼 수 있다. 그리고 폴링 클럭 신호(fclk)는 상기 폴링 출력 데이터(fdo)가 입력되었을 때 인에이블 되는 것도 확인할 수 있다. 결국 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)는 각각 상기 4개의 데이터의 라이징 타이밍과 폴링 타이밍에 동기되어 인에이블 되는 것이다.Referring to the figure, four data (data <0>, data <1>, data <2>, data <3>) are sequentially input, and rising data (rdata) and polling data at the rising edge time of the four data. You can see that (fdata) has a value for each. It can also be seen that the rising clock signal rclk is enabled when the rising data rdata is input and the polling output data fdo starts to have a value at the rising edge time of the rising clock signal rclk. have. The polling clock signal fclk may also be enabled when the polling output data fdo is input. As a result, the rising clock signal rclk and the falling clock signal fclk are enabled in synchronization with the rising timing and the falling timing of the four data, respectively.

그러나 반도체 메모리 장치가 점점 소형화되고 점점 고속화됨에 따라 최근에 생산되는 반도체 메모리 장치의 데이터 및 각종 클럭 신호들은 점점 고주파수의 신호가 되어 가고 있다. 따라서 도 3에 도시한 라이징 클럭 신호(rclk)와 폴링 클럭 신호(fclk)의 타이밍 마진이 점점 줄어들고 있다. 반도체 메모리 장치가 저속 동작을 할 때에는 지연 회로 등을 이용하여 용이하게 각각의 신호의 타이밍 마진을 확보할 수 있었으나 그러한 방법은 고속 동작을 하는 반도체 메모리 장치에는 적용 불가능하다. 타이밍 마진이 줄어들게 되면 상기 라이징 클럭 신호(rclk)와 상기 폴링 클럭 신호(fclk)의 인에이블 타임이 겹치는 부작용이 발생할 수도 있고, 데이터의 라이징 에지 타임 또는 폴링 에지 타임에 데이터 처리를 정상적으로 수행하지 못하게 될 수도 있다.However, as semiconductor memory devices become smaller and higher in speed, data and various clock signals of recently produced semiconductor memory devices become increasingly high frequency signals. Therefore, timing margins of the rising clock signal rclk and the falling clock signal fclk shown in FIG. 3 are gradually decreasing. Although the timing margin of each signal can be easily secured by using a delay circuit or the like when the semiconductor memory device operates at low speed, such a method is not applicable to a semiconductor memory device performing high speed operation. When the timing margin is reduced, a side effect of the enable time of the rising clock signal rclk and the falling clock signal fclk may overlap, and the data processing may not be normally performed at the rising edge time or the falling edge time of the data. It may be.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 라이징 래치 데이터에 동기되는 라이징 클럭 신호와 폴링 래치 데이터에 동기되는 폴링 클럭 신호를 생성함으로써 라이징 클럭 신호와 폴링 클럭 신호 각각의 타이밍 마진을 증가시키는 반도체 메모리 장치의 데이터 출력 프리드라이버를 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and the rising clock signal is generated by generating a rising clock signal synchronized with rising latch data and a falling clock signal synchronized with falling latch data during data output of a semiconductor memory device operating at a high speed. There is a technical problem to provide a data output predriver of a semiconductor memory device which increases the timing margin of each of the and clock signals.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는, 라이징 클럭 신호와 폴링 클럭 신호를 일정 시간 지연시켜 라이징 클럭 지연 신호와 폴링 클럭 지연 신호를 출력하는 지연부; 상기 라이징 클럭 신호에 의해 래치되어 생성된 라이징 래치 데이터를 입력 받아 공통 노드에 전달하는 라이징 데이터 입력부; 및 상기 폴링 클럭 지연 신호의 인에이블 시점에 상기 폴링 클럭 신호에 의해 래치되어 생성된 폴링 래치 데이터를 입력 받아 상기 공통 노드에 전달하는 폴링 데이터 입력부;를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a data output predriver of a semiconductor memory device including: a delay unit configured to delay a rising clock signal and a falling clock signal for a predetermined time to output a rising clock delay signal and a falling clock delay signal; A rising data input unit configured to receive rising latch data generated by the rising clock signal and transferred to the common node; And a polling data input unit configured to receive polling latch data generated by being latched by the polling clock signal and transmitted to the common node at the time when the polling clock delay signal is enabled.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도이다.4 is a diagram illustrating an internal configuration of a data output predriver of a semiconductor memory device according to an exemplary embodiment of the present invention.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버(54-1)는 도시한 바와 같이, 데이터 출력 신호(dout)가 디스에이블 되면 외부 공급전원(VDD)을 공통 노드(N1)에 전달하고 상기 데이터 출력 신호(dout)가 인에이블 되면 상기 외부 공급전원(VDD)의 상기 공통 노드(N1)로의 공급을 차단하는 스위칭부(541), 라이징 클럭 신호(rclk)와 폴링 클럭 신호(fclk)를 일정 시간 지연시켜 라이징 클럭 지연 신호(rclk_dly)와 폴링 클럭 지연 신호(fclk_dly)를 출력하는 지연부(546), 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 라이징 데이터(rdata)를 저장하고 라이징 래치 데이터(rdata_lat)를 생성하여 출력하는 제 1 플립플롭(547), 상기 라이징 클럭 지연 신호(rclk_dly)의 인에이블 시점에 상기 라이징 래치 데이터(rdata_lat)를 입력 받아 상기 공통 노드(N1)에 전달하는 라이징 데이터 입력부(542), 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 폴링 출력 데이터(fdo)를 생성하여 출력하는 폴링 데이터 레지스터(543), 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 폴링 출력 데이터(fdo)를 저장하고 폴링 래치 데이터(fdata_lat)를 생성하여 출력하는 제 2 플립플롭(548), 상기 폴링 클럭 지연 신호(fclk_dly)의 인에이블 시점에 상기 폴링 래치 데이터(fdata_lat)를 입력 받아 상기 공통 노드(N1)에 전달하는 폴링 데이터 입력부(544), 및 상기 공통 노드(N1)에 전달된 신호 또는 데이터를 저장 및 출력하는 래치부(545)로 구성된다.As illustrated, the data output predriver 54-1 of the semiconductor memory device according to the present invention transmits an external power supply VDD to the common node N1 when the data output signal dout is disabled. When the output signal dout is enabled, the switching unit 541 for blocking the supply of the external power supply VDD to the common node N1, the rising clock signal rclk and the falling clock signal fclk for a predetermined time. A delay unit 546 for delaying and outputting the rising clock delay signal rclk_dly and the falling clock delay signal fclk_dly, and storing the rising data rdata at the time of enabling the rising clock signal rclk, The first flip-flop 547 generating and outputting rdata_lat and the rising latch data rdata_lat are received at the time of enabling the rising clock delay signal rclk_dly and transferred to the common node N1. A polling data register 543 for receiving the polling data fdata and generating and outputting the polling output data fdo at the rising edge time of the rising clock signal rclk, and the polling clock signal fclk. A second flip-flop 548 that stores the polling output data fdo at an enable point of time, generates and outputs the polling latch data fdata_lat, and the polling time at an enable time of the polling clock delay signal fclk_dly. Polling data input unit 544 receives the latch data (fdata_lat) input to the common node (N1) and a latch unit 545 for storing and outputting the signal or data transmitted to the common node (N1). .

여기에서 상기 데이터 출력 신호(dout)는 상기 프리드라이버(54-1)의 동작을 지시하는 신호이다. 또한 상기 라이징 클럭 신호(rclk)는 데이터를 구동하는 클럭의 라이징 에지에 동기되어 인에이블 되는 신호를 이르고, 상기 폴링 클럭 신호(fclk)는 데이터를 구동하는 클럭의 폴링 에지에 동기되어 인에이블 되는 신호를 이른다. 그리고 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)의 인에이블 시점에 상기 프리드라이버(54-1)에 입력되는 데이터이고, 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)의 인에이블 시점에 상기 프리드라이버(54-1)에 입력되는 데이터이다. 또한 상기 라이징 래치 데이터(rdata_lat)는 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에서 새로운 값을 갖는 데이터이며 상기 폴링 래치 데이터(fdata_lat)는 상기 폴링 클럭 신호(fclk)의 라이징 에지 타임에서 새로운 값을 갖는 데이터이다.The data output signal dout is a signal instructing the operation of the predriver 54-1. In addition, the rising clock signal rclk reaches a signal enabled in synchronization with a rising edge of a clock driving data, and the falling clock signal fclk is enabled in synchronization with a falling edge of a clock driving data. Leads to The rising data rdata is data input to the predriver 54-1 at the time of enabling the rising clock signal rclk, and the falling data fdata is a value of the falling clock signal fclk. Data input to the predriver 54-1 at the time of the enable. In addition, the rising latch data rdata_lat is data having a new value at the rising edge time of the rising clock signal rclk and the falling latch data fdata_lat is a new value at the rising edge time of the falling clock signal fclk. Data.

이와 같이 구성된 반도체 메모리 장치의 데이터 출력 프리드라이버의 동작은 도 5의 상세 구성도를 보면서 설명하기로 한다.The operation of the data output predriver of the semiconductor memory device configured as described above will be described with reference to the detailed configuration diagram of FIG. 5.

도 5는 도 4에 도시한 프리드라이버의 상세 구성도이다.FIG. 5 is a detailed configuration diagram of the predriver shown in FIG. 4.

상기 스위칭부(541)는 게이트 단에 상기 데이터 출력 신호(dout)가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 공통 노드(N1)와 연결되는 PMOS 트랜지스터(5412)로 구성된다. 상기 데이터 출력 신호(dout)가 인에이블 되었다 함은 상기 데이터 출력 신호(dout)가 하이 레벨(High Level)의 값을 갖는다는 것을 의미한다.The switching unit 541 is a PMOS transistor 5212 in which the data output signal dout is input to a gate terminal, an external supply power supply VDD is applied to a source terminal, and a drain terminal thereof is connected to the common node N1. It is composed. When the data output signal dout is enabled, it means that the data output signal dout has a high level value.

그리고 상기 라이징 데이터 입력부(542)는 라이징 클럭 지연 신호(rclk_dly)가 인에이블 되면 상기 라이징 래치 데이터(rdata_lat)를 상기 공통 노드(N1)에 전달하는 제 1 패스게이트(5422)로 구성된다. The rising data input unit 542 includes a first pass gate 5542 which transfers the rising latch data rdata_lat to the common node N1 when the rising clock delay signal rclk_dly is enabled.

또한 상기 폴링 데이터 입력부(544)는 폴링 클럭 지연 신호(fclk_dly)가 인에이블 되면 상기 폴링 래치 데이터(fdata_lat)를 상기 공통 노드(N1)에 전달하는 제 2 패스게이트(5442)로 구성된다.In addition, the polling data input unit 544 includes a second passgate 5442 that transmits the polling latch data fdata_lat to the common node N1 when the polling clock delay signal fclk_dly is enabled.

그리고 상기 래치부(545)는 래치 구조를 이루는 제 1 및 제 2 인버터(5452, 5454)와 상기 제 1 인버터(5452)에 의해 반전되어 저장되는 데이터를 다시 한 번 반전시켜 출력하는 제 3 인버터(5456)로 구성된다.In addition, the latch unit 545 may include a third inverter for inverting and outputting data, which is inverted and stored by the first and second inverters 5542 and 5454 and the first inverter 5452, which form a latch structure ( 5456).

상기 제 1 플립플롭에 입력되는 상기 라이징 데이터(rdata)는 상기 라이징 클럭 신호(rclk)가 인에이블 되는 시점인 라이징 에지 타이밍에 새로운 값을 갖는 라이징 래치 데이터(rdata_lat)로 변환되어 출력된다. 그리고 상기 지연부(546)는 상기 라이징 클럭 신호(rclk) 및 상기 폴링 클럭 신호(fclk)를 일정 시간 지연시켜 출력한다. 이후 상기 제 1 패스게이트(5422)는 일정 시간 지연된 신호인 라이징 클 럭 지연 신호(rclk_dly)에 의해 턴 온(turn on) 되므로 상기 라이징 래치 데이터(rdata_lat)는 상기 라이징 클럭 지연 신호(rclk_dly)가 인에이블 될 때 상기 공통 노드(N1)에 전달되고 상기 래치부(545)를 통해 출력된다.The rising data rdata input to the first flip-flop is converted into rising latch data rdata_lat having a new value at the rising edge timing at which the rising clock signal rclk is enabled. The delay unit 546 delays and outputs the rising clock signal rclk and the falling clock signal fclk for a predetermined time. Thereafter, since the first passgate 5542 is turned on by the rising clock delay signal rclk_dly, which is a delayed signal, the rising latch data rdata_lat is set to the rising clock delay signal rclk_dly. When enabled, the signal is transmitted to the common node N1 and output through the latch unit 545.

한편 상기 폴링 데이터 레지스터(543)는 상기 폴링 데이터(fdata)를 입력 받아 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 동기되어 새로운 값을 갖는 상기 폴링 출력 데이터(fdo)를 생성하여 출력한다. 이후 상기 제 2 플립플롭에 입력되는 상기 폴링 데이터(fdata)는 상기 폴링 클럭 신호(fclk)가 인에이블 되는 시점인 라이징 에지 타이밍에 새로운 값을 갖는 폴링 래치 데이터(fdata_lat)로 변환되어 출력된다. 이후 상기 제 2 패스게이트(5442)는 일정 시간 지연된 신호인 폴링 클럭 지연 신호(fclk_dly)에 의해 턴 온 되므로 상기 폴링 래치 데이터(fdata_lat)는 상기 폴링 클럭 지연 신호(fclk_dly)가 턴 온 될 때 상기 공통 노드(N1)에 전달되고 상기 래치부(545)를 통해 출력된다.The polling data register 543 receives the polling data fdata and generates and outputs the polling output data fdo having a new value in synchronization with the rising edge time of the rising clock signal rclk. Thereafter, the polling data fdata input to the second flip-flop is converted into polling latch data fdata_lat having a new value at the rising edge timing at which the polling clock signal fclk is enabled. Thereafter, the second passgate 5442 is turned on by the polling clock delay signal fclk_dly, which is a delayed signal, so that the polling latch data fdata_lat is turned on when the polling clock delay signal fclk_dly is turned on. It is delivered to the node N1 and output through the latch unit 545.

도 6은 도 4 및 도 5에 도시한 프리드라이버의 동작을 설명하기 위한 타이밍도이다.FIG. 6 is a timing diagram for describing an operation of the predriver shown in FIGS. 4 and 5.

도면을 보면 상기 라이징 데이터(rdata)가 임의의 값을 갖고 있을 때 상기 라이징 클럭 신호(rclk)가 인에이블 되는 것을 확인할 수 있는데, 이는 종래의 기술과 동일하다. 그러나 본 발명에서는 상기 제 1 플립플롭(547)을 구비하여 상기 라이징 래치 데이터(rdata_lat)가 생성된다. 도면을 통해 상기 라이징 래치 데이터(rdata_lat)가 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 동기되어 새로운 값을 갖게 되는 것을 확인할 수 있다. 상기 라이징 래치 데이터(rdata_lat)는 상기 라이징 클럭 지연 신호(rclk_dly)가 인에이블 될 때에 출력되어 정상적인 데이터 읽기 동작이 수행된다.Referring to the figure, it can be seen that the rising clock signal rclk is enabled when the rising data rdata has an arbitrary value, which is the same as in the related art. However, in the present invention, the rising latch data rdata_lat is generated with the first flip-flop 547. It can be seen from the drawing that the rising latch data rdata_lat has a new value in synchronization with the rising edge time of the rising clock signal rclk. The rising latch data rdata_lat is output when the rising clock delay signal rclk_dly is enabled to perform a normal data read operation.

또한 상기 폴링 데이터 레지스터(543)에서 출력된 상기 폴링 출력 데이터(fdo)가 인에이블 되는 동안 상기 폴링 클럭 신호(fclk)가 인에이블 되고 상기 폴링 클럭 신호(fclk)의 라이징 에지 타임에 동기되어 상기 폴링 래치 데이터(fdata_lat)가 새로운 값을 입력 받는 것을 도면을 통해 확인할 수 있다. 상기 폴링 래치 데이터(fdata_lat)는 상기 폴링 클럭 지연 신호(fclk_dly)가 인에이블 될 때에 출력되어 정상적인 데이터 읽기 동작이 수행된다.In addition, while the polling output data fdo output from the polling data register 543 is enabled, the polling clock signal fclk is enabled and is polled in synchronization with the rising edge time of the polling clock signal fclk. It can be seen from the drawing that the latch data fdata_lat receives a new value. The polling latch data fdata_lat is output when the polling clock delay signal fclk_dly is enabled to perform a normal data read operation.

종래 기술에서의 라이징 클럭 신호(rclk)와 폴링 클럭 신호(fclk)의 기능은 본 발명에서 라이징 클럭 지연 신호(rclk_dly)와 폴링 클럭 지연 신호(fclk_dly)가 대신하고 있다. 종래의 기술과는 달리 상기 라이징 클럭 지연 신호(rclk_dly) 및 상기 폴링 클럭 지연 신호(fclk_dly)는 각각 상기 라이징 래치 데이터(rdata_lat) 및 상기 폴링 래치 데이터(fdata_lat)를 안정적으로 읽어들이고 있음을 확인할 수 있다. 즉 상기 라이징 클럭 신호(rclk)의 라이징 에지 타임에 새로운 값을 갖기 시작하는 상기 라이징 래치 데이터(rdata_lat)를 구비하여 일정 시간 지연된 라이징 클럭 신호(rclk)인 상기 라이징 클럭 지연 신호(rclk_dly)가 읽어들이게 하고 상기 폴링 클럭 신호(fclk)의 라이징 에지 타임에 새로운 값을 갖기 시작하는 상기 폴링 래치 데이터(fdata_lat)를 구비하여 일정 시간 지연된 상기 폴링 클럭 신호(fclk)인 상기 폴링 클럭 지연 신호(fclk_dly)가 읽어들이게 함으로써 데이터의 라이징 및 폴링 에지에 동기되어 인에이블 되는 클럭 신호가 안정적으로 타이밍 마진을 확 보할 수 있다.The functions of the rising clock signal rclk and the falling clock signal fclk in the prior art are replaced by the rising clock delay signal rclk_dly and the falling clock delay signal fclk_dly in the present invention. Unlike the conventional technology, it can be seen that the rising clock delay signal rclk_dly and the falling clock delay signal fclk_dly stably read the rising latch data rdata_lat and the falling latch data fdata_lat, respectively. . That is, the rising clock delay signal rclk_dly, which is a rising clock signal rclk delayed by a predetermined time, is read with the rising latch data rdata_lat starting to have a new value at the rising edge time of the rising clock signal rclk. And the polling clock delay signal fclk_dly, which is the polling clock signal fclk that is delayed for a predetermined time with the polling latch data fdata_lat starting to have a new value at the rising edge time of the polling clock signal fclk. This allows the clock signal, which is enabled in synchronization with the rising and falling edges of the data, to reliably secure timing margins.

도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 프리드라이버의 내부 구성도이다.7 is a diagram illustrating an internal configuration of a data output predriver of a semiconductor memory device according to another exemplary embodiment of the present invention.

도 6을 보면 상기 폴링 출력 데이터(fdo)는 상기 폴링 데이터(fdata)와 같은 파형을 갖는 신호이나 상기 폴링 데이터(fdata)의 동작 약간 이후에 동작한다는 것을 알 수 있다. 따라서 상기 폴링 데이터 레지스터(543) 대신에 제 2 지연부(549)를 구비하여 상기 제 2 지연부(549)에 의해 부여되는 지연 시간 이후 상기 폴링 출력 데이터(fdo)가 생성되는 구성을 구현해 보았다. 상기 제 2 지연부(549)를 구비하여도 본 발명에 의해 데이터 출력시 확보되는 타이밍 마진은 변화하지 않도록 할 수 있다.6, it can be seen that the polling output data fdo operates after a signal having the same waveform as the polling data fdata or after the polling data fdata. Therefore, the second delay unit 549 is provided instead of the polling data register 543 to implement the configuration in which the polling output data fdo is generated after the delay time provided by the second delay unit 549. Even if the second delay unit 549 is provided, the timing margin secured during data output by the present invention may not be changed.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 반도체 메모리 장치의 데이터 출력 프리드라이버는 고속으로 동작하는 반도체 메모리 장치의 데이터 출력시 래치된 라이징 데이터 에 동기되는 라이징 클럭 신호와 래치된 폴링 데이터에 동기되는 폴링 클럭 신호를 생성함으로써 라이징 클럭 신호와 폴링 클럭 신호 각각의 타이밍 마진을 증가시키는 효과가 있다.The data output predriver of the semiconductor memory device of the present invention described above generates a rising clock signal synchronized with the latched rising data and a falling clock signal synchronized with the latched polling data when the data output of the semiconductor memory device operating at a high speed is performed. The timing margin of each of the rising clock signal and the falling clock signal is increased.

Claims (11)

삭제delete DLL 회로부에서 제공된 라이징 클럭 신호와 폴링 클럭 신호를 일정 시간 지연시켜 라이징 클럭 지연 신호와 폴링 클럭 지연 신호를 출력하는 지연부;A delay unit configured to delay the rising clock signal and the falling clock signal provided by the DLL circuit unit for a predetermined time and output a rising clock delay signal and a falling clock delay signal; 상기 라이징 클럭 신호에 의해 래치되어 생성된 라이징 래치 데이터를 입력 받아 공통 노드에 전달하는 라이징 데이터 입력부; A rising data input unit configured to receive rising latch data generated by the rising clock signal and transferred to the common node; 상기 폴링 클럭 지연 신호의 인에이블 시점에 상기 폴링 클럭 신호에 의해 래치되어 생성된 폴링 래치 데이터를 입력 받아 상기 공통 노드에 전달하는 폴링 데이터 입력부; 및 A polling data input unit configured to receive polling latch data generated by being latched by the polling clock signal and delivered to the common node at an enable time of the polling clock delay signal; And 폴링 데이터를 입력 받아 상기 라이징 클럭 신호의 라이징 에지 타임에 동기되어 폴링 출력 데이터를 생성하여, 이를 상기 폴링 데이터 입력부에 제공하는 폴링 출력 데이터 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.And a polling output data generator configured to receive polling data and generate polling output data in synchronization with a rising edge time of the rising clock signal, and to provide the polling output data to the polling data input unit. . 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제 2 항에 있어서,The method of claim 2, 상기 폴링 출력 데이터 생성부는,The polling output data generator, 상기 폴링 데이터를 입력 받아 저장하는 제 1 래치부;A first latch unit configured to receive and store the polling data; 상기 라이징 클럭 신호의 라이징 에지 타임에 턴 온 되어 상기 제 1 래치부의 데이터를 통과시키는 패스게이트; 및A pass gate turned on at a rising edge time of the rising clock signal to pass data of the first latch unit; And 상기 패스게이트로부터 전달되는 데이터를 저장 및 출력하는 제 2 래치부;A second latch unit which stores and outputs data transferred from the passgate; 로 구성되는 폴링 데이터 레지스터인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.A data output predriver of a semiconductor memory device, comprising: a polling data register. 제 2 항에 있어서,The method of claim 2, 상기 폴링 출력 데이터 생성부는,The polling output data generator, 상기 폴링 데이터에 지연 시간을 부여하여 상기 폴링 데이터가 새로운 값을 갖는 시점이 상기 라이징 클럭 신호의 라이징 에지 타임이 되도록 하는 제 2 지연부인 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 프리드라이버.And a second delay unit configured to give a delay time to the polling data so that a time point at which the polling data has a new value becomes a rising edge time of the rising clock signal. 삭제delete 삭제delete
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040095890A (en) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 Synchronous memory device for data output with high speed
KR100522425B1 (en) 2003-04-29 2005-10-20 주식회사 하이닉스반도체 Synchronous memory device for data output with high speed

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