KR100486199B1 - Circuit for generating high impedance control signal of semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 하이 임피던스 제어 신호 발생회로를 개시한다. 이는 제 1 클럭 및 데이터 패스의 인에이블/디세이블 상태를 나타내는 액티브 신호를 입력으로 하여 상기 제 1 클럭에따라 상기 액티브 신호가 다단계 지연된 출력 신호들을 출력하는 클럭 지연부; 상기 출력신호들과 카스 레이턴시(CAS LATENCY)를 나타내는 레이턴시 선택 신호들을 입력으로하여 상기 레이턴시 선택 신호들중 어느 하나가 선택됨에따라 상기 출력신호들중 어느 하나는 제 1 레이턴시 제어 신호로 출력하고 상기 출력신호들중 다른 하나는 제 2 레이턴시 제어 신호로 출력하는 레이턴시 선택부; 및 상기 제 1 클럭, 상기 제 1 클럭과 180。위상 차이가 있는 제 2 클럭, 상기 제 1 레이턴시 제어 신호 및 제 2 레이턴시 제어 신호를 입력으로하여 상기 제 1 레이턴시 제어 신호 및 제 2 레이턴시 제어 신호 중 어느 하나를 하이 임피던스 제어 신호로 출력하는 하이 임피던스 제어 신호 발생부를 구비한다.The present invention discloses a high impedance control signal generation circuit of a semiconductor memory device. It includes a clock delay unit for inputting an active signal indicating the enable / disable state of the first clock and the data path to the output signal delayed by the active signal multi-step according to the first clock; One of the output signals is output as a first latency control signal according to which one of the latency selection signals is selected by inputting the output signals and latency selection signals indicating CAS LATENCY. The other one of the signals includes a latency selector for outputting a second latency control signal; And the first clock, the second clock having a phase difference of 180 ° from the first clock, the first latency control signal, and the second latency control signal as inputs, among the first latency control signal and the second latency control signal. And a high impedance control signal generator for outputting any one as a high impedance control signal.

Description

반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로{Circuit for generating high impedance control signal of semiconductor memory device}Circuit for generating high impedance control signal of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 레이트에따라 출력 데이터 버퍼를 적절하게 동작시키는 하이 임피던스 제어 신호 발생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a high impedance control signal generation circuit for appropriately operating an output data buffer in accordance with the data rate of a semiconductor memory device.

반도체 메모리 장치는 큰 주파수 대역폭(High Frequency Bandwidth) 방향으로 발전되고 있는데, 점차 파이프라이닝(pipelining) 개념을 도입하여 제조된 에스디램(SDRAM)은 주파수 대역폭의 부족 현상이 나타나고 있다. 에스디램은 클럭의 한 싸이클 동안 하나의 데이터를 출력시키는 싱글 데이터 레이트(single data rate; 이하 SDR 이라 칭함)와 클럭의 한 사이클 동안 두 개의 데이터를 출력시키는 더블 데이타 레이트(double data rate; 이하 DDR이라 칭함)로 구분된다.Semiconductor memory devices are being developed in the direction of high frequency bandwidth, and SDRAMs manufactured by introducing a pipelining concept have shown a shortage of frequency bandwidth. SDRAM is a single data rate (SDR) for outputting one data during one cycle of the clock and a double data rate (DDR) for outputting two data during one cycle of the clock. ).

SDR 에스디램은 출력 데이터 버퍼의 인에이블/디세이블을 제어하는데 있어서 항상 클럭의 라이징 에지(rising edge)에 동기시켜서, 즉 클럭의 한 싸이클에 동기시켜서 제어하였지만 DDR 에스디램은 라이징 에지(rising edge)와 폴링 에지(falling edge)에 동기시켜서 즉, 클럭의 1/2 사이클에 동기시켜서 제어하여야한다. 따라서 칼럼 어드레스가 주어진 후 데이터가 출력되는데까지의 반응 시간을 나타내는 카스 레이턴시(CAS Latency)가 SDR 에스디램에서는 CL1,CL2,CL3와 같이 클럭의 한 싸이클 단위이지만, DDR 에스디램에서는 CL2,CL2.5,CL3과 같이 클럭의 1/2 사이클 단위이어햐 하므로 DDR 에스디램은 버트스 모드(burst mode)에서 상기 SDR 에스디램보다 두배 정도의 주파수 대역폭이 요구된다.SDR SDRAM is always controlled in synchronization with the rising edge of the clock, i.e., in synchronization with one cycle of the clock, in controlling the enable / disable of the output data buffer, while DDR SDRAM has a rising edge. And synchronous with the falling edge, i.e. synchronous with 1/2 cycle of the clock. Therefore, CAS Latency, which is the response time from the column address to the data output, is a unit of clock cycle like CL1, CL2, CL3 in SDR SDRAM, but CL2, CL2.5 in DDR SDRAM. Since it is a unit of 1/2 cycle of the clock, such as CL3, DDR SDRAM requires twice the frequency bandwidth of the SDR SDRAM in the burst mode.

도 1은 종래기술에 의한 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로를 도시한 블럭도이다.1 is a block diagram illustrating a high impedance control signal generation circuit of a semiconductor memory device according to the prior art.

상기 도 1을 참조하면, 하이 임피던스 제어 신호 발생 회로(11)는 출력 데이터 버퍼(Dout buffer, 15)의 인에이블/디세이블을 제어하는 하이 임피던스 제어 신호(PHiZ)를 발생하기 위한 것으로, 하이 임피턴스 제어 신호 발생부(12), 레이턴시 선택부(13) 및 클럭 지연부(14)로 이루어진다.Referring to FIG. 1, the high impedance control signal generation circuit 11 is for generating a high impedance control signal PHiZ for controlling the enable / disable of the output data buffer Dout buffer 15. The turn control signal generator 12, the latency selector 13, and the clock delay unit 14 are provided.

상기 클럭 지연부(14)는 데이터 패스의 인에이블/디세이블된 상태를 나타내는 액티브 신호(PACT)와 클럭(CLK)을 입력으로하여 상기 클럭(CLK)에 의해 상기 액티브 신호(PACT)가 지연된 신호인 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 출력한다. 상기 레이턴시 선택부(13)는 제 1 레이턴시 선택 신호(CL2), 제 2 레이턴시 선택 신호(CL3), 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 입력으로하여 레이턴시 제어 신호(PTRST)를 출력한다.The clock delay unit 14 receives the active signal PACT indicating the enabled / disabled state of the data path and the clock CLK, and the signal delayed by the clock CLK by the clock CLK. The first output signal OUT1 and the second output signal OUT2 are output. The latency selector 13 receives a first latency select signal CL2, a second latency select signal CL3, a first output signal OUT1, and a second output signal OUT2 as inputs for a latency control signal PTRST. )

상기 하이 임피던스 제어 신호 발생부(12)는 상기 레이턴시 제어 신호(PTRST)와 클럭(CLK)을 입력으로하여 하이 임피던스 제어 신호(PHiZ)를 출력하는데, 상기 하이 임피던스 제어 신호(PHiZ)는 상기 출력 데이타 버퍼(15)를 인에이블하여 데이타 라이트 동작을 진행시키거나 상기 출력 데이타 버퍼(15)를 디세이블하여 하이 임피던스 상태로 두는 역할을 한다.The high impedance control signal generator 12 outputs the high impedance control signal PHiZ by inputting the latency control signal PTRST and the clock CLK, and the high impedance control signal PHiZ is the output data. The buffer 15 is enabled to perform a data write operation or the output data buffer 15 is disabled to leave a high impedance state.

도 2는 상기 도 1에 도시한 하이 임피턴스 제어 신호 발생부(12)의 회로도이다.FIG. 2 is a circuit diagram of the high impedance control signal generator 12 shown in FIG.

상기 도 2를 참조하면, 인버터(24,25)로 구성된 래치부(23)는 클럭(CLK)에 의해 스위칭 온/오프가 제어되는 스위칭 수단(전송게이트(21)와 인버터(22)로 구성됨)을 통해 전송된 레이턴시 제어 신호(PTRST)를 입력하여 레지스터링한 후 하이 임피던스 제어 신호(PHiZ)로 출력한다.Referring to FIG. 2, the latch unit 23 including the inverters 24 and 25 includes switching means (composed of the transmission gate 21 and the inverter 22) in which switching on / off is controlled by a clock CLK. After input and register the latency control signal (PTRST) transmitted through the high impedance control signal (PHiZ).

상기 전송 게이트(21)는 상기 클럭(CLK)이 논리 하이일 때 스위칭 온되고 논리 로우일 때 스위칭 오프되므로, 상기 하이 임피던스 제어 신호(PHiZ)는 상기 클럭(CLK)이 논리 하이일 때 상기 레이턴시 제어 신호(PTRST)보다 상기 클럭(CLK)의 1/2 싸이클 지연된신호이다.Since the transmission gate 21 is switched on when the clock CLK is at a logic high and is switched off when at a logic low, the high impedance control signal PHiZ controls the latency when the clock CLK is at a logic high. The signal PTRST is a half cycle delayed signal of the clock CLK.

도 3은 상기 도 1에 도시한 레이턴시 선택부(13)와 클럭 지연부(14)의 회로도이다.FIG. 3 is a circuit diagram of the latency selecting section 13 and clock delay section 14 shown in FIG.

상기 도 3을 참조하면, 클럭 지연부(14)는 액티브 신호(PACT)를 클럭(CLK)에 의해 지연시켜 제 1 출력 신호(OUT1)와 제 2 출력 신호(OUT2)를 출력하기 위한 것으로, 인버터(47)를 공통으로한 스위칭 수단들, 즉 제 1 내지 제 3 전송 게이트(36,37,38), 인버터들(41및42, 43및44, 45및46)로 이루어진 제 1 내지 제 3 래치부(33,34,35) 및 상기 제 1 및 제 3 래치부(33,35)의 출력 신호를 반전시키는 인버터(48,49)로 구성된다.Referring to FIG. 3, the clock delay unit 14 outputs the first output signal OUT1 and the second output signal OUT2 by delaying the active signal PACT by the clock CLK. First to third latches consisting of switching means common to 47, i.e., first to third transfer gates 36,37,38, inverters 41 and 42, 43 and 44, 45 and 46. And inverters 48 and 49 for inverting the output signals of the first and third latch portions 33 and 35.

상기 제 1 내지 제 3 전송 게이트(36,37,38)는 상기 클럭(CLK)에 의해 스위칭 온/오프가 제어되는데, 즉 상기 제 1 및 제 3 전송 게이트(36,38)는 상기 클럭(CLK)이 논리 로우일 때 스위칭 온되고 상기 제 2 전송 게이트(37)는 상기 클럭(CLK)이 논리 하이일 때 스위칭 온된다. 따라서 상기 제 1 전송 게이트(36)가 스위칭 온되면 상기 제 1 래치부(33)와 연결된 인버터(48)의 출력단에는 상기 액티브 신호(PACT)보다 클럭(CLK)의 1/2 사이클 지연된 제 1 출력 신호(OUT1)가 나타나고, 상기 제 3 전송 게이트(38)가 스위칭 온되면 상기 제 3 래치부(35)와 연결된 인버터(49)의 출력단에는 상기 액티브 신호(PACT)보다 클럭(CLK)의 3/2 싸이클 지연된 제 2 출력 신호(OUT2)가 나타난다.The first to third transfer gates 36, 37 and 38 are switched on and off by the clock CLK, that is, the first and third transfer gates 36 and 38 are controlled to the clock CLK. ) Is switched on when logic low and the second transfer gate 37 is switched on when the clock CLK is logic high. Therefore, when the first transfer gate 36 is switched on, the first output of which the delay of 1/2 cycle of the clock CLK is delayed from the active signal PACT at the output terminal of the inverter 48 connected to the first latch unit 33. When the signal OUT1 is displayed and the third transmission gate 38 is switched on, an output terminal of the inverter 49 connected to the third latch unit 35 is 3 / timer of the clock CLK than the active signal PACT. The second cycle delayed second output signal OUT2 appears.

레이턴시 선택부(13)는 제 1 레이턴시 선택 신호(CL2)에 의해 스위칭 온/오프가 제어되고 제 4 전송 게이트(39)와 인버터(50)로 이루어진 스위칭 수단과 상기 제 2 레이턴시 선택 신호(CL3)에 의해 스위칭 온/오프가 제어되고 제 5 전송 게이트(40)와 인버터(51)로 이루어진 스위칭 수단을 구비한다. 이외에 인버터들(52,53)로 이루어진 버퍼(54)가 있는데, 이는 상기 제 4 전송 게이트(39)를 통해 전송된 제 1 출력 신호(OUT1) 및 상기 제 5 전송 게이트(40)를 통해 전송된 제 2 출력 신호(OUT2) 중 어느 하나를 버퍼링한 후 레이턴시 제어 신호(PTRST)로 출력하는 역할을 한다.The latency selector 13 is controlled to be switched on / off by a first latency select signal CL2 and includes switching means including a fourth transmission gate 39 and an inverter 50 and the second latency select signal CL3. Switching on / off is controlled by means of which the switching means comprising the fifth transfer gate 40 and the inverter 51 are provided. In addition, there is a buffer 54 composed of inverters 52 and 53, which are transmitted through the first output signal OUT1 and the fifth transmission gate 40 transmitted through the fourth transmission gate 39. One of the second output signals OUT2 is buffered and then output as a latency control signal PTRST.

상기 제 1 레이턴시 선택 신호(CL2)가 논리 하이로 선택되면 상기 제 4 전송 게이트(39)가 스위칭 온되어 상기 제 1 출력 신호(OUT1)를 상기 버퍼(54)로 전송하고, 상기 제 2 레이턴시 선택 신호(CL3)가 논리 하이로 선택되면 상기 제 5 전송 게이트(40)가 스위칭 온되어 상기 제 2 출력 신호(OUT2)를 상기 버퍼(54)로 전송한다.When the first latency selection signal CL2 is selected to be logic high, the fourth transmission gate 39 is switched on to transmit the first output signal OUT1 to the buffer 54 and to select the second latency selection. When the signal CL3 is selected to be logic high, the fifth transfer gate 40 is switched on to transmit the second output signal OUT2 to the buffer 54.

따라서, 상기 제 1 레이턴시 선택 신호(CL2)가 선택되면 상기 레이턴시 제어 신호(PTRST)는 상기 액티브 신호(PACT)가 상기 클럭(CLK)의 1/2 싸이클 정도 지연된 신호로 나타나고, 상기 제 2 레이턴시 선택 신호(CL3)가 선택되면 상기 레이턴시 제어 신호(PTRST)는 상기 액티브 신호(PACT)가 상기 클럭(CLK)의 3/2 싸이클 정도 지연된 신호로 나타난다.Accordingly, when the first latency selection signal CL2 is selected, the latency control signal PTRST appears as a signal in which the active signal PACT is delayed by about one half of the clock CLK, and the second latency selection is performed. When the signal CL3 is selected, the latency control signal PTRST is represented by a signal in which the active signal PACT is delayed by about 3/2 cycles of the clock CLK.

도 4는 상기 도 2 및 도 3의 회로도에서 상기 제 1 레이턴시 선택 신호(CL2)가 선택되었을 때 나타나는 신호들의 타이밍도이다.4 is a timing diagram of signals that appear when the first latency selection signal CL2 is selected in the circuit diagrams of FIGS. 2 and 3.

상기 도 4를 참조하면, 제 1 레이턴시 선택 신호(CL2)가 선택되면 제 4 전송 게이트(도 3의 39)가 스위칭 온되어 제 1 출력 신호(OUT1)가 버퍼(도 3의 54)를 통해 전송되므로 레이턴시 제어 신호(PTRST)는 액티브 신호(PACT)보다 클럭(CLK)의 1/2 사이클 지연된다. 따라서 하이 임피던스 제어 신호(PHiZ)는 상기 레이턴시 제어 신호(PTRST)보다 클럭(CLK)의 1/2 싸이클 지연되어 상기 액티브 신호(PACT)보다 클럭(CLK)의 1 사이클만큼 지연된 형태로 나타난다.Referring to FIG. 4, when the first latency selection signal CL2 is selected, the fourth transmission gate 39 of FIG. 3 is switched on to transmit the first output signal OUT1 through the buffer 54 of FIG. 3. Therefore, the latency control signal PTRST is delayed 1/2 cycle of the clock CLK from the active signal PACT. Accordingly, the high impedance control signal PHiZ is delayed by one cycle of the clock CLK than the latency control signal PTRST and is delayed by one cycle of the clock CLK from the active signal PACT.

도 5는 상기 도 2 및 도 3의 회로도에서 상기 제 1 레이턴시 선택 신호(CL3)가 선택되었을 때 나타나는 신호들의 타이밍도이다.FIG. 5 is a timing diagram of signals that appear when the first latency selection signal CL3 is selected in the circuit diagrams of FIGS. 2 and 3.

상기 도 5를 참조하면, 제 2 레이턴시 선택 신호(CL3)가 선택되면 제 5 전송 게이트(도 3의 40)가 스위칭 온되어 제 2 출력 신호(OUT2)가 버퍼(도 3의 54)를 통해 전송되므로 레이턴시 제어 신호(PTRST)는 액티브 신호(PACT)보다 클럭(CLK)의 3/2 사이클 지연된 신호가된다. 따라서 하이 임피던스 제어 신호(PHiZ)는 상기 레이턴시 제어 신호(PTRST)가 클럭(CLK)의 3/2 싸이클 지연된 신호로 나타난다.Referring to FIG. 5, when the second latency selection signal CL3 is selected, the fifth transmission gate 40 of FIG. 3 is switched on so that the second output signal OUT2 is transmitted through the buffer 54 of FIG. 3. Therefore, the latency control signal PTRST becomes a signal delayed 3/2 cycles of the clock CLK from the active signal PACT. Accordingly, the high impedance control signal PHiZ is a signal in which the latency control signal PTRST is delayed by 3/2 cycles of the clock CLK.

상기 도 4 및 도 5의 하이 임피던스 제어 신호(PHiZ)를 비교해보면, 제 1 레이턴시 선택 신호(CL2)와 제 2 레이턴시 선택 신호(CL3)에 따른 하이 임피던스 제어 신호(PHiZ)은 클럭(CLK)의 한 싸이클 단위로 출력 데이터 버퍼를 인에이블 또는 디세이블한다.When comparing the high impedance control signal PHiZ of FIGS. 4 and 5, the high impedance control signal PHiZ according to the first latency selection signal CL2 and the second latency selection signal CL3 is determined by the clock CLK. Enable or disable the output data buffer by one cycle.

따라서 본 발명은 주파수 대역폭을 증가시키지 않고 SDR 에스디램 뿐만 아니라 DDR 에스디램에서 클럭의 1/2 싸이클 단위 또는 클럭의 1 싸이클 단위로 출력 데이터 버퍼를 인에이블/디세이블할 수 있는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로에 관한 것이다.Accordingly, the present invention provides a high-performance semiconductor memory device capable of enabling / disabling the output data buffer in units of one-half cycle of the clock or one cycle of the clock in DDR SDRAM as well as SDR SDRAM without increasing the frequency bandwidth. An impedance control signal generating circuit is provided.

본 발명이 이루고자 하는 기술적 과제는, 클럭의 1/2 싸이클 단위로 출력 데이터 버퍼를 인에이블/디세이블하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a high impedance control signal generation circuit of a semiconductor memory device that enables / disables an output data buffer in units of 1/2 cycle of a clock.

상기 과제를 이루기 위하여 본 발명은 제 1 클럭 및 데이터 패스의 인에이블/디세이블 상태를 나타내는 액티브 신호를 입력으로 하여 상기 제 1 클럭에따라 상기 액티브 신호가 다단계 지연된 출력 신호들을 출력하는 클럭 지연부; 상기 출력신호들과 카스 레이턴시(CAS LATENCY)를 나타내는 레이턴시 선택 신호들을 입력으로하여 상기 레이턴시 선택 신호들중 어느 하나가 선택됨에따라 상기 출력신호들중 어느 하나는 제 1 레이턴시 제어 신호로 출력하고 상기 출력신호들중 다른 하나는 제 2 레이턴시 제어 신호로 출력하는 레이턴시 선택부; 및 상기 제 1 클럭, 상기 제 1 클럭과 180。위상 차이가 있는 제 2 클럭, 상기 제 1 레이턴시 제어 신호 및 제 2 레이턴시 제어 신호를 입력으로하여 상기 제 1 레이턴시 제어 신호 및 제 2 레이턴시 제어 신호 중 어느 하나를 하이 임피던스 제어 신호로 출력하는 하이 임피던스 제어 신호 발생부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생회로를 제공한다.According to an aspect of the present invention, there is provided a clock delay unit configured to output an output signal of which the active signal is delayed in multiple stages according to the first clock by inputting an active signal indicating an enable / disable state of a first clock and a data path; One of the output signals is output as a first latency control signal according to which one of the latency selection signals is selected by inputting the output signals and latency selection signals indicating CAS LATENCY. The other one of the signals includes a latency selector for outputting a second latency control signal; And the first clock, the second clock having a phase difference of 180 ° from the first clock, the first latency control signal, and the second latency control signal as inputs, among the first latency control signal and the second latency control signal. A high impedance control signal generation circuit for a semiconductor memory device, comprising: a high impedance control signal generator for outputting any one as a high impedance control signal.

상기 레이턴시 선택 신호들 중 상기 제 1 클럭의 1 싸이클 단위의 레이턴시 선택 신호가 선택되면 상기 제 1 레이턴시 제어 신호와 제 2 레이턴시 제어 신호는 동일하고 그 결과 상기 하이 임피던스 제어 신호는 상기 제 1 클럭의 1 싸이클 단위로 출력 데이터 버퍼를 인에이블 또는 디세이블한다.When a latency selection signal of one cycle unit of the first clock is selected among the latency selection signals, the first latency control signal and the second latency control signal are the same, and as a result, the high impedance control signal is equal to 1 of the first clock. Enable or disable the output data buffer in cycles.

상기 레이턴시 선택 신호들 중 상기 제 1 클럭의 1/2 싸이클 단위의 레이턴시 선택 신호가 선택되면 상기 제 1 레이턴시 제어 신호와 제 2 레이턴시 제어 신호가 다르고 그 결과 상기 하이 임피던스 제어 신호는 상기 제 1 클럭의 1/2 싸이클 단위로 출력 데이터 버퍼를 인에이블 또는 디세이블한다.If a latency selection signal in units of 1/2 cycle of the first clock is selected among the latency selection signals, the first latency control signal and the second latency control signal are different, and as a result, the high impedance control signal is a value of the first clock. Enable or disable the output data buffer in half cycles.

따라서 본 발명은 클럭의 한 싸이클 단위인 레이턴시 선택 신호들을 조합하여 클럭의 1/2 싸이클 단위의 레이턴시 선택 신호를 생성함으로써, 출력 데이터 버퍼를 클럭의 1/2 싸이클 단위로 인에이블/디세이블할 수 있고 하이 임피던스 제어 신호의 동작 주파수를 2배로 증가시킬 필요가 없는 장점이 있다.Accordingly, the present invention can enable / disable the output data buffer in units of 1/2 cycle of the clock by combining latency selection signals in units of one cycle of the clock to generate latency selection signals in units of 1/2 cycle of the clock. And there is no need to double the operating frequency of the high impedance control signal.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 6은 본 발명에 의한 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로를 도시한 블럭도이다.6 is a block diagram showing a high impedance control signal generation circuit of the semiconductor memory device according to the present invention.

상기 도 6을 참조하면, 하이 임피던스 제어 신호 발생 회로(61)는 출력 데이터 버퍼(Dout buffer, 65)의 인에이블/디세이블을 제어하는 하이 임피던스 제어 신호(PHiZ)를 발생하기 위한 것으로, 하이 임피턴스 제어 신호 발생부(62), 레이턴시 선택부(63) 및 클럭 지연부(64)로 이루어진다.Referring to FIG. 6, the high impedance control signal generation circuit 61 is for generating a high impedance control signal PHiZ for controlling the enable / disable of the output data buffer Dout buffer 65. The turn control signal generator 62, the latency selector 63, and the clock delay unit 64 are provided.

상기 클럭 지연부(64)는 데이터 패스의 인에이블/디세이블된 상태를 나타내는 액티브 신호(PACT)와 제 1 클럭(CLK1)을 입력으로하여 상기 액티브 신호(PACT)가 지연된 신호인 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 출력한다. 상기 레이턴시 선택부(63)는 제 1 레이턴시 선택 신호(CL2), 제 2 레이턴시 선택 신호(CL2.5), 제 3 레이턴시 선택 신호(CL3), 제 1 출력 신호(OUT1) 및 제 2 출력 신호(OUT2)를 입력으로하여 제 1 레이턴시 제어 신호(PTRST1)와 제 2 레이턴시 제어 신호(PTRST2)를 출력한다.The clock delay unit 64 inputs an active signal PACT indicating an enabled / disabled state of a data path and a first clock CLK1 to input a first output signal which is a delayed signal of the active signal PACT. Outputs the first output signal OUT1 and the second output signal OUT2. The latency selector 63 may include a first latency select signal CL2, a second latency select signal CL2.5, a third latency select signal CL3, a first output signal OUT1, and a second output signal ( OUT2) is input to output the first latency control signal PTRST1 and the second latency control signal PTRST2.

상기 하이 임피던스 제어 신호 발생부(62)는 상기 제 1 클럭(CLK1), 제 2 클럭(CLK2), 제 1 레이턴시 제어 신호(PTRST1) 및 제 2 레이턴시 제어 신호(PTRST2)를 입력으로하여 하이 임피던스 제어 신호(PHiZ)를 출력하는데, 상기 하이 임피던스 제어 신호(PHiZ)는 상기 출력 데이타 버퍼(65)를 인에이블하여 데이타 라이트 동작을 실행시키거나 상기 출력 데이타 버퍼(65)를 디세이블하여 하이 임피던스 상태로 두는 역할을 한다.The high impedance control signal generator 62 receives the first clock CLK1, the second clock CLK2, the first latency control signal PTRST1, and the second latency control signal PTRST2 as inputs. Outputs a signal PHiZ, wherein the high impedance control signal PHiZ enables the output data buffer 65 to perform a data write operation or disables the output data buffer 65 to a high impedance state. Both play a role.

도 7은 상기 도 6에 도시한 하이 임피턴스 제어 신호 발생부(62)의 회로도이다.FIG. 7 is a circuit diagram of the high impedance control signal generator 62 shown in FIG.

상기 도 7을 참조하면, 제 1 레이턴시 제어 신호(PTRST1) 및 제 2 레이턴시 제어 신호(PTRST2)는 제 1 클럭(CLK1)에 의해 스위칭 온/오프가 제어되는 제 1 스위칭 수단(71)과 제 2 스위칭 수단(72)에 각각 연결되고, 인버터들(80,81)이 병렬로 연결된 제 1 래치부(73)는 상기 제 2 스위칭 수단(72)을 통해 전송된 제 2 레이턴시 제어 신호(PTRST2)가 입력된다. 인버터(74)는 상기 제 1 래치부(73)의 출력단에서 상기 제 1 래치부(73)의 출력 신호를 반전시키고, 제 3 스위칭 수단(75)은 상기 제 2 클럭(CLK2)에 의해 스위칭 온/오프가 제어되어 상기 제 1 래치부(73)의 출력 신호를 전송하는데, 이때 상기 제 1 클럭(CLK1)과 제 2 클럭(CLK2)은 외부 클럭(EXT CLK)에 대해 서로 180。위상 차이가 있다.(도 8 참조)Referring to FIG. 7, the first latency control signal PTRST1 and the second latency control signal PTRST2 are controlled by the first clock CLK1 and the first switching means 71 and the second are controlled. The first latch unit 73 connected to the switching means 72 and connected to the inverters 80 and 81 in parallel has a second latency control signal PTRST2 transmitted through the second switching means 72. Is entered. The inverter 74 inverts the output signal of the first latch portion 73 at the output terminal of the first latch portion 73, and the third switching means 75 is switched on by the second clock CLK2. The on / off is controlled to transmit the output signal of the first latch unit 73, wherein the first clock CLK1 and the second clock CLK2 are 180 ° out of phase with respect to the external clock EXT CLK. (See Figure 8).

그리고 인버터들(84,85)이 병렬로 연결된 제 2 래치부(76)는 제 3 스위칭 수단(75)을 통해 전송된 제 2 레이턴시 제어 신호(PTRST2)와 상기 제 1 스위칭 수단(71)을 통해 전송된 제 1 레이턴시 제어 신호(PTRST1)를 입력으로하여 하이 임피던스 제어 신호(PHiZ)를 출력한다.In addition, the second latch unit 76 to which the inverters 84 and 85 are connected in parallel is connected to the second latency control signal PTRST2 transmitted through the third switching unit 75 and the first switching unit 71. The high impedance control signal PHiZ is output by using the transmitted first latency control signal PTRST1 as an input.

다시말해서 상기 제 1 레이턴시 제어 신호(PTRST1)과 제 2 레이턴시 제어 신호(PTRST2)는 제 1 클럭(CLK1)에 동기되어 각각 제 1 래치부(73)와 제 2 래치부(76)에 직접 입력되고 상기 제 1 래치부(73)에 저장된 신호는 제 2 클럭(CLK2)에 동기되어 제 2 래치부(76)에 입력된다.In other words, the first latency control signal PTRST1 and the second latency control signal PTRST2 are directly input to the first latch portion 73 and the second latch portion 76 in synchronization with the first clock CLK1. The signal stored in the first latch unit 73 is input to the second latch unit 76 in synchronization with the second clock CLK2.

도 8은 제 1 클럭(CLK1)과 제 2 클럭(CLK2)의 타이밍도이다.8 is a timing diagram of the first clock CLK1 and the second clock CLK2.

상기 도 8을 참조하면, 제 1 클럭(CLK1)과 제 2 클럭(CLK2)의 싸이클은 외부 클럭(EXT CLK)의 싸이클(tcc)과 동일하고 상기 제 1 클럭(CLK1)과 제 2 클럭(CLK2)의 위상은 서로 180。 (1/2 tcc) 차이가 있다.Referring to FIG. 8, the cycle of the first clock CLK1 and the second clock CLK2 is the same as the cycle t cc of the external clock EXCL CLK and the first clock CLK1 and the second clock ( The phases of CLK2) are 180 ° (1/2 t cc ) apart from each other.

도 9a 내지 도 9c는 상기 도 8의 타이밍도를 구현하기 위한 회로도이다.9A to 9C are circuit diagrams for implementing the timing diagram of FIG. 8.

상기 도 9a를 참조하면, 내부 클럭 발생기(91)는 DLL(Delayed Lock Loop) 또는 PLL(Phase Lock Loop)을 이용하여 외부 클럭(EXT CLK)을 입력으로하여 서로 180。 위상차이가 있는 제 1 클럭(CLK1)과 제 2 클럭(CLK2)을 발생함을 나타낸다.Referring to FIG. 9A, the internal clock generator 91 inputs an external clock EXT CLK using a delayed lock loop (DLL) or a phase lock loop (PLL) to input a first clock having a phase difference of 180 ° from each other. (CLK1) and the second clock (CLK2) is generated.

상기 도 9b 및 도 9c를 참조하면, 인버터(92)를 이용하여 상기 제 1 클럭(CLK1)을 반전시킴으로써 제 2 클럭(CLK2)을 구현하거나 인버터(93)를 이용하여 상기 제 2 클럭(CLK2)을 반전시킴으로써 제 1 클럭(CLK1)을 구현할 수 있다.9B and 9C, the second clock CLK2 may be implemented by inverting the first clock CLK1 using the inverter 92 or the second clock CLK2 using the inverter 93. By inverting the first clock CLK1 can be implemented.

도 10은 도 6에 도시한 클럭 지연부(64)와 레이턴시 선택부(63)의 회로도이다.FIG. 10 is a circuit diagram of the clock delay unit 64 and the latency selector 63 shown in FIG.

상기 도 10을 참조하면, 클럭 지연부(64)는 액티브 신호(PACT)를 제 1 클럭(CLK1)에 의해 지연시키기 위한 것으로, 인버터(109)를 공통으로한 스위칭 수단들, 즉 제 1 내지 제 3 전송 게이트(103,105,107), 인버터들(110및111, 112및113, 114및115)로 이루어진 제 1 내지 제 3 래치부(104,106,108) 및 상기 제 1 및 제 3 래치부(104,108)의 출력 신호를 반전시키는 인버터(116,117)로 구성되어 제 1 출력 신호(OUT1)와 제 2 출력 신호(OUT2)를 출력한다.Referring to FIG. 10, the clock delay unit 64 is for delaying the active signal PACT by the first clock CLK1, and the switching means having the inverter 109 in common, that is, the first through the first to the first clock CLK1. Output signals of the first to third latch portions 104, 106 and 108 and the first and third latch portions 104 and 108, which are composed of three transmission gates 103 and 105 and 107, inverters 110 and 111, 112 and 113, 114 and 115, respectively. Inverters 116 and 117 are inverted to output the first output signal OUT1 and the second output signal OUT2.

상기 제 1 내지 제 3 전송 게이트(103,105,107)는 상기 제 1 클럭(CLK1)에 의해 스위칭 온/오프가 제어되는데, 즉 상기 제 1 및 제 3 전송 게이트(103,107)는 상기 제 1 클럭(CLK1)이 논리 로우일 때 스위칭 온되고 상기 제 2 전송 게이트(105)는 상기 제 1 클럭(CLK1)이 논리 하이일 때 스위칭 온된다. 따라서 상기 제 1 전송 게이트(103)가 스위칭 온되면 상기 제 1 래치부(104)와 연결된 인버터(116)의 출력단에는 상기 액티브 신호(PACT)보다 상기 제 1 클럭(CLK1)의 1/2 사이클 지연된 제 1 출력 신호(OUT1)가 나타나고, 상기 제 3 전송 게이트(107)가 스위칭 온되면 상기 제 3 래치부(108)와 연결된 인버터(117)의 출력단에는 상기 액티브 신호(PACT)보다 상기 제 1 클럭(CLK1)의 3/2 싸이클 지연된 제 2 출력 신호(OUT2)가 나타난다.The first to third transfer gates 103, 105 and 107 are controlled to be switched on / off by the first clock CLK1. That is, the first and third transfer gates 103 and 107 are controlled by the first clock CLK1. It is switched on when logic is low and the second transfer gate 105 is switched on when the first clock CLK1 is logic high. Therefore, when the first transfer gate 103 is switched on, the output terminal of the inverter 116 connected to the first latch unit 104 is delayed 1/2 cycle of the first clock CLK1 from the active signal PACT. When the first output signal OUT1 is displayed and the third transmission gate 107 is switched on, an output terminal of the inverter 117 connected to the third latch unit 108 is connected to the first clock than the active signal PACT. A second output signal OUT2 with a 3/2 cycle delay of CLK1 appears.

상기 레이턴시 선택부(63)는 제 1 레이턴시 선택 신호(CL2), 제 2 레이턴시 선택 신호(CL2.5) 및 제 3 레이턴시 선택 신호(CL3)중 어느 하나가 선택됨에 따라 상기 클럭 지연부(64)의 제 1 및 제 2 출력 신호(OUT1,OUT2)를 제 1 레이턴시 제어 신호(PTRST1)와 제 2 레이턴시 제어 신호(PTRST2)로 출력한다.The latency selector 63 selects one of a first latency select signal CL2, a second latency select signal CL2.5, and a third latency select signal CL3, so that the clock delay unit 64 is selected. The first and second output signals OUT1 and OUT2 are output as the first latency control signal PTRST1 and the second latency control signal PTRST2.

상세히 설명하면, 상기 제 1 레이턴시 제어 신호(PTRST1)는 상기 제 1 레이턴시 선택 신호(CL2)에 의해 스위칭 온/오프되는 스위칭 수단(118)을 통해 전송된 제 1 출력 신호(OUT1)와 상기 제 2 레이턴시 선택 신호(CL2.5)와 제 3 레이턴시 선택 신호(CL3)에 의해 스위칭 온/오프되는 스위칭 수단(119)을 통해 전송된 제 2 출력 신호(OUT2)중 어느 하나가 인버터들(138,139)로 이루어진 버퍼(136)를 통해 출력된 신호이고, 상기 제 2 레이턴시 제어 신호(PTRST2)는 상기 제 1 레이턴시 선택 신호(CL2)와 제 2 레이턴시 선택 신호(CL2.5)에 의해 스위칭 온/오프되는 스위칭 수단(120)을 통해 전송된 제 1 출력 신호(OUT1)와 상기 제 3 레이턴시 선택 신호(CL3)에 의해 스위칭 온/오프되는 스위칭 수단(121)을 통해 전송된 제 2 출력 신호(OUT2)중 어느 하나가 인버터들(140,141)로 이루어진 버퍼(137)를 통해 출력된 신호이다.In detail, the first latency control signal PTRST1 is the first output signal OUT1 and the second output signal transmitted through the switching means 118 switched on / off by the first latency selection signal CL2. Any one of the second output signal OUT2 transmitted through the switching means 119 switched on / off by the latency selection signal CL2.5 and the third latency selection signal CL3 is transferred to the inverters 138 and 139. The switching signal is output through the configured buffer 136, and the second latency control signal PTRST2 is switched on / off by the first latency select signal CL2 and the second latency select signal CL2.5. Any of the first output signal OUT1 transmitted through the means 120 and the second output signal OUT2 transmitted through the switching means 121 switched on / off by the third latency selection signal CL3. One through a buffer 137 consisting of inverters 140,141 It is the output signal.

상기 스위칭 수단(118,119,120,121)은 각각 전송 게이트(122,124,126,128)와 인버터(123,125,127,129)로 이루어지고, 상기 스위칭 수단(119)은 제 2 레이턴시 선택 신호(CL2.5)와 제 3 레이턴시 선택 신호(CL3)를 입력으로하는 논리 게이트(130)의 출력 신호에 의해 제어되고, 상기 스위칭 수단(120)은 상기 제 1 레이턴시 선택 신호(CL2)와 제 2레이턴시 선택 신호(CL2.5)를 입력으로하는 논리 게이트(131)의 출력 신호에 의해 제어된다. 상기 논리 게이트들(130,131)은 입력되는 신호들 중 어느 하나가 논리 하이이면 논리 하이를 출력하는 것으로서 각각 노아 게이트(133,135)와 인버터(132,134)로 구성된다.The switching means 118, 119, 120, and 121 are composed of transmission gates 122, 124, 126, 128 and inverters 123, 125, 127, and 129, respectively, and the switching means 119 inputs a second latency selection signal CL2.5 and a third latency selection signal CL3. It is controlled by the output signal of the logic gate 130, the switching means 120 is a logic gate 131 which receives the first latency selection signal CL2 and the second latency selection signal CL2.5 as an input. Is controlled by an output signal. The logic gates 130 and 131 output logic high when any one of the input signals is a logic high. The logic gates 130 and 131 may include a NOR gate 133 and 135 and an inverter 132 and 134, respectively.

즉, 상기 제 1 레이턴시 선택 신호(CL2)가 논리 하이로 선택되면 상기 스위칭 수단(118,120)이 스위칭 온되어 제 1 레이턴시 제어 신호(PTRST1)와 제 2 레이턴시 제어 신호(PTRST)는 제 1 출력 신호(OUT1)와 동일하게, 즉 상기 액티브 신호(PACT)가 상기 제 1 클럭(CLK1)의 1/2 싸이클 정도 지연된 신호로 나타난다. 또한 상기 제 3 레이턴시 선택 신호(CL3)가 논리 하이로 선택되면 상기 스위칭 수단(119,121)이 스위칭 온되어 제 1 레이턴시 제어 신호(PTRST1)와 제 2 레이턴시 제어 신호(PTRST)는 제 2 출력 신호(OUT2)와 동일하게, 즉 상기 액티브 신호(PACT)가 상기 제 1 클럭(CLK1)의 3/2 싸이클 정도 지연된 신호로 나타난다.That is, when the first latency selection signal CL2 is selected to be logic high, the switching means 118 and 120 are switched on so that the first latency control signal PTRST1 and the second latency control signal PTRST are the first output signal. In the same manner as OUT1, that is, the active signal PACT is represented as a delayed signal of about 1/2 cycle of the first clock CLK1. In addition, when the third latency selection signal CL3 is selected to be logic high, the switching means 119 and 121 are switched on so that the first latency control signal PTRST1 and the second latency control signal PTRST are second output signals OUT2. In other words, the active signal PACT is represented as a signal delayed by about 3/2 cycles of the first clock CLK1.

그러나 상기 제 2 레이턴시 선택 신호(CL2.5)가 논리 하이로 선택되면 스위칭 수단(119,120)이 스위칭 온되어 제 2 레이턴시 제어 신호(PTRST2)는 제 1 출력 신호(OUT1)와 같이 상기 제 1 클럭(CLK1)의 1/2 싸이클 정도 지연된 신호로 나타나고, 제 1 레이턴시 제어 신호(PTRST2)는 제 2 출력 신호(OUT2)와 같이 상기 제 1 클럭(CLK1)의 3/2 싸이클 정도 지연된 신호로 나타난다.However, when the second latency selection signal CL2.5 is selected to be logic high, the switching means 119 and 120 are switched on so that the second latency control signal PTRST2 is the same as the first output signal OUT1. The signal is delayed by about 1/2 cycle of CLK1, and the first latency control signal PTRST2 is represented by a signal delayed by about 3/2 cycles of the first clock CLK1 like the second output signal OUT2.

따라서 제 1 레이턴시 선택 신호(CL2)와 제 3 레이턴시 선택 신호(CL3)가 선택되면 제 1 레이턴시 제어 신호(PTRST1)와 제 2 레이턴시 제어 신호(PTRST2)는 동일하게 나타나고, 제 2 레이턴시 제어 신호(CL2.5)를 선택하면 제 1 레이턴시 제어 신호(PTRST1)와 제 2 레이턴시 제어 신호(PTRST2)는 서로 상기 제 1 클럭(CLK1)의 한 싸이클 차이를 가진 신호로 나타난다.Therefore, when the first latency selection signal CL2 and the third latency selection signal CL3 are selected, the first latency control signal PTRST1 and the second latency control signal PTRST2 are the same, and the second latency control signal CL2 is the same. If .5) is selected, the first latency control signal PTRST1 and the second latency control signal PTRST2 are represented as signals having a cycle difference between the first clock CLK1.

도 11은 상기 제 1 레이턴시 선택 신호(CL2)가 선택되었을 때 상기 도 7 및 도 10에 도시한 신호들의 타이밍도이다.FIG. 11 is a timing diagram of the signals illustrated in FIGS. 7 and 10 when the first latency selection signal CL2 is selected.

상기 도 11을 참조하면, 제 1 레이턴시 제어 신호(PTRST1)는 제 2 레이턴시 제어 신호(PTRST2)와 동일하게, 즉 액티브 신호(PACT)가 제 1 클럭(CLK1)의 1/2 싸이클 정도 지연된다. 따라서 하이 임피던스 제어 신호(PHiZ)는 상기 제 2 레이턴시 제어 신호(PTRST2)보다 제 1 클럭(CLK1)의 1/2 싸이클 정도 지연되고 상기 액티브 신호(PACT)보다 제 1 클럭(CLK1)의 1 싸이클 정도 지연된다.Referring to FIG. 11, the first latency control signal PTRST1 is the same as the second latency control signal PTRST2, that is, the active signal PACT is delayed by about 1/2 cycle of the first clock CLK1. Accordingly, the high impedance control signal PHiZ is delayed by about one half of the first clock CLK1 than the second latency control signal PTRST2 and about one cycle of the first clock CLK1 than the active signal PACT. Delay.

도 12는 상기 제 2 레이턴시 선택 신호(CL2.5)가 선택되었을 때 상기 도 7 및 도 10에 도시한 신호들의 타이밍도이다.12 is a timing diagram of the signals illustrated in FIGS. 7 and 10 when the second latency selection signal CL2.5 is selected.

상기 도 12를 참조하면, 제 2 레이턴시 제어 신호(PTRST2)는 액티브 신호(PACT)가 제 1 클럭(CLK1)의 1/2 싸이클 정도 지연된 신호가 되고, 제 1 레이턴시 제어 신호(PTRST1)는 액티브 신호(PACT)가 제 1 클럭(CLK1)의 3/2 싸이클 정도 지연된다. 다시말해서, 제 1 레이턴시 제어 신호(PTRST1)는 제 2 레이턴시 제어 신호(PTRST2)보다 제 1 클럭(CLK1)의 한 싸이클 정도 지연되고, 액티브 신호(PACT)보다 제 1 클럭(CLK1)의 3/2 싸이클 정도 지연된다.Referring to FIG. 12, the second latency control signal PTRST2 is a signal in which the active signal PACT is delayed by about 1/2 cycle of the first clock CLK1, and the first latency control signal PTRST1 is an active signal. PACT is delayed by about 3/2 cycles of the first clock CLK1. In other words, the first latency control signal PTRST1 is delayed by one cycle of the first clock CLK1 than the second latency control signal PTRST2, and is 3/2 of the first clock CLK1 than the active signal PACT. The cycle is delayed.

따라서 하이 임피던스 제어 신호(PHiZ)는 상기 액티브 신호(PACT)보다 제 1 클럭(CLK1)의 3/2 싸이클 정도 지연된다.Therefore, the high impedance control signal PHiZ is delayed by about 3/2 cycles of the first clock CLK1 from the active signal PACT.

도 13은 상기 제 3 레이턴시 선택 신호(CL3)가 선택되었을 때 상기 도 7 및 도 10에 도시한 신호들의 타이밍도이다.FIG. 13 is a timing diagram of signals shown in FIGS. 7 and 10 when the third latency selection signal CL3 is selected.

상기 도 13을 참조하면, 제 1 레이턴시 제어 신호(PTRST1)는 제 2 레이턴시 제어 신호(PTRST2)가 동일하게, 즉 액티브 신호(PACT)가 제 1 클럭(CLK1)의 3/2 싸이클 정도 지연된다. 따라서 하이 임피던스 제어 신호(PHiZ)는 상기 제 2 레이턴시 제어 신호(PTRST2)보다 제 1 클럭(CLK1)의 1/2 싸이클 정도 지연되고 상기 액티브 신호(PACT)보다 제 1 클럭(CLK1)의 1 싸이클 정도 지연된다.Referring to FIG. 13, the first latency control signal PTRST1 has the same second latency control signal PTRST2, that is, the active signal PACT is delayed by about 3/2 cycles of the first clock CLK1. Accordingly, the high impedance control signal PHiZ is delayed by about one half of the first clock CLK1 than the second latency control signal PTRST2 and about one cycle of the first clock CLK1 than the active signal PACT. Delay.

상기 도 11 내지 도 13을 참조하면, 제 1 레이턴시 제어 신호(CL2) 또는 제 3 레이턴시 제어 신호(CL3)를 선택할 경우 하이 임피던스 제어 신호(PHiZ)는 서로 제 1 클럭(CLK1)의 한 싸이클만큼 차이가 발생한다. 그러나 제 2 레이턴시 제어 신호(CL2.5)를 선택할 경우의 하이 임피던스 제어 신호(PHiZ)는 제 1 레이턴시 제어 신호(CL2) 및 제 3 레이턴시 제어 신호(CL3)를 선택하였을 때의 하이 임피던스 제어 신호(PHiZ)에 비해 제 1 클럭(CLK)의 1/2 싸이클만큼 차이가 발생한다. 따라서 제 1 레이턴시 제어 신호(CL2) 및 제 3 레이턴시 제어 신호(CL3)를 선택함으로써 제 1 클럭(CLK)의 1 싸이클 단위로 출력 데이터 버퍼를 인에이블/디세이블할 수 있고 제 2 레이턴시 제어 신호(CL2.5)를 선택함으로써 제 1 클럭(CLK)의 1/2 싸이클 단위로 출력 데이터 버퍼를 인에이블/디세이블할 수 있다.11 to 13, when the first latency control signal CL2 or the third latency control signal CL3 is selected, the high impedance control signal PHiZ differs from each other by one cycle of the first clock CLK1. Occurs. However, the high impedance control signal PHiZ when the second latency control signal CL2.5 is selected is the high impedance control signal when the first latency control signal CL2 and the third latency control signal CL3 are selected. The difference occurs as much as 1/2 cycle of the first clock CLK relative to PHiZ). Therefore, by selecting the first latency control signal CL2 and the third latency control signal CL3, the output data buffer can be enabled / disabled in units of one cycle of the first clock CLK, and the second latency control signal ( By selecting CL2.5), the output data buffer can be enabled / disabled in 1/2 cycle units of the first clock CLK.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to this, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.

이상, 설명된 바와 같이 본 발명에 의한 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로는, 클럭의 한 싸이클 단위인 레이턴시 선택 신호들을 조합하여 클럭의 1/2 싸이클 단위의 레이턴시 선택 신호를 생성함으로써 출력 데이터 버퍼를 클럭의 1/2 싸이클 단위로 인에이블/디세이블할 수 있고 하이 임피던스 제어 신호의 동작 주파수를 2배로 증가시킬 필요가 없고 또한 SDR 에스디램 로직을 약간 수정함으로써 SDR 에스램과 DDR 에스램 모두에 적용할 수 있다는 장점이 있다.As described above, the high-impedance control signal generation circuit of the semiconductor memory device according to the present invention generates a latency selection signal in units of one-half cycle of the clock by combining the latency selection signals in one cycle of the clock. Both SDR SRAM and DDR SRAM can be enabled / disabled in half cycles of the clock, there is no need to double the operating frequency of the high-impedance control signal, and by slightly modifying the SDR SDRAM logic. There is an advantage that can be applied to.

도 1은 종래기술에 의한 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로를 도시한 블럭도이다.1 is a block diagram illustrating a high impedance control signal generation circuit of a semiconductor memory device according to the prior art.

도 2는 상기 도 1에 도시한 하이 임피턴스 제어 신호 발생부의 회로도이다.FIG. 2 is a circuit diagram of the high impedance control signal generator shown in FIG. 1.

도 3은 상기 도 1에 도시한 레이턴시 선택부와 클럭 지연부의 회로도이다.FIG. 3 is a circuit diagram of the latency selector and the clock delay unit shown in FIG. 1.

도 4는 상기 도 2 및 도 3의 회로도에서 상기 제 1 레이턴시 선택 신호(CL2)가 선택되었을 때 나타나는 신호들의 타이밍도이다.4 is a timing diagram of signals that appear when the first latency selection signal CL2 is selected in the circuit diagrams of FIGS. 2 and 3.

도 5는 상기 도 2 및 도 3의 회로도에서 상기 제 2 레이턴시 선택 신호(CL3)가 선택되었을 때 나타나는 신호들의 타이밍도이다.FIG. 5 is a timing diagram of signals that appear when the second latency selection signal CL3 is selected in the circuit diagrams of FIGS. 2 and 3.

도 6은 본 발명에 의한 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로를 도시한 블럭도이다.6 is a block diagram showing a high impedance control signal generation circuit of the semiconductor memory device according to the present invention.

도 7은 상기 도 6에 도시한 하이 임피턴스 제어 신호 발생부(62)의 회로도이다.FIG. 7 is a circuit diagram of the high impedance control signal generator 62 shown in FIG.

도 8은 제 1 클럭(CLK1)과 제 2 클럭(CLK2)의 타이밍도이다.8 is a timing diagram of the first clock CLK1 and the second clock CLK2.

도 9a 내지 도 9c는 상기 도 8의 타이밍도를 구현하기 위한 회로도이다.9A to 9C are circuit diagrams for implementing the timing diagram of FIG. 8.

도 10은 도 6에 도시한 클럭 지연부(64)와 레이턴시 선택부(63)의 회로도이다.FIG. 10 is a circuit diagram of the clock delay unit 64 and the latency selector 63 shown in FIG.

도 11은 상기 제 1 레이턴시 선택 신호(CL2)가 선택되었을 때 상기 도 7 및 도 10에 도시한 신호들의 타이밍도이다.FIG. 11 is a timing diagram of the signals illustrated in FIGS. 7 and 10 when the first latency selection signal CL2 is selected.

도 12는 상기 제 2 레이턴시 선택 신호(CL2.5)가 선택되었을 때 상기 도 7 및 도 10에 도시한 신호들의 타이밍도이다.12 is a timing diagram of the signals illustrated in FIGS. 7 and 10 when the second latency selection signal CL2.5 is selected.

도 13은 상기 제 3 레이턴시 선택 신호(CL3)가 선택되었을 때 상기 도 7 및 도 10에 도시한 신호들의 타이밍도이다.FIG. 13 is a timing diagram of signals shown in FIGS. 7 and 10 when the third latency selection signal CL3 is selected.

Claims (7)

제 1 클럭 및 데이터 패스의 인에이블/디세이블 상태를 나타내는 액티브 신호를 입력으로 하여 상기 제 1 클럭에따라 상기 액티브 신호가 다단계 지연된 출력 신호들을 출력하는 클럭 지연부;A clock delay unit configured to input an active signal indicating an enable / disable state of a first clock and a data path as an input, and output output signals of which the active signal is delayed by multiple stages according to the first clock; 상기 출력신호들과 카스 레이턴시(CAS LATENCY)를 나타내는 레이턴시 선택 신호들을 입력으로하여 상기 레이턴시 선택 신호들중 어느 하나가 선택됨에따라 상기 출력신호들중 어느 하나는 제 1 레이턴시 제어 신호로 출력하고 상기 출력신호들중 다른 하나는 제 2 레이턴시 제어 신호로 출력하는 레이턴시 선택부; 및One of the output signals is output as a first latency control signal according to which one of the latency selection signals is selected by inputting the output signals and latency selection signals indicating CAS LATENCY. The other one of the signals includes a latency selector for outputting a second latency control signal; And 상기 제 1 클럭, 상기 제 1 클럭과 180。위상 차이가 있는 제 2 클럭, 상기 제 1 레이턴시 제어 신호 및 제 2 레이턴시 제어 신호를 입력으로하여 상기 제 1 레이턴시 제어 신호(PTRST1) 및 제 2 레이턴시 제어 신호(PTRST2)중 어느 하나를 하이 임피던스 제어 신호로 출력하는 하이 임피던스 제어 신호 발생부를 구비하여,The first latency control signal PTRST1 and the second latency control by inputting the first clock, a second clock having a 180 ° phase difference from the first clock, the first latency control signal, and a second latency control signal; A high impedance control signal generator for outputting any one of the signals PTRST2 as a high impedance control signal, 상기 레이턴시 선택 신호들 중 상기 제 1 클럭의 1 싸이클 단위의 레이턴시 선택 신호가 선택되면 상기 제 1 레이턴시 제어 신호와 제 2 레이턴시 제어 신호는 동일하고 그 결과 상기 하이 임피던스 제어 신호는 상기 제 1 클럭의 1 싸이클 단위로 출력 데이터 버퍼를 인에이블 또는 디세이블하고, 상기 레이턴시 선택 신호들 중 상기 제 1 클럭의 1/2 싸이클 단위의 레이턴시 선택 신호가 선택되면 상기 제 1 레이턴시 제어 신호와 제 2 레이턴시 제어 신호가 다르고 그 결과 상기 하이 임피던스 제어 신호는 상기 제 1 클럭의 1/2 싸이클 단위로 출력 데이터 버퍼를 인에이블 또는 디세이블하는 것을 특징으로하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생회로.When a latency selection signal of one cycle unit of the first clock is selected among the latency selection signals, the first latency control signal and the second latency control signal are the same, and as a result, the high impedance control signal is equal to 1 of the first clock. When the output data buffer is enabled or disabled in cycle units, and the latency selection signal in 1/2 cycle unit of the first clock is selected among the latency selection signals, the first latency control signal and the second latency control signal are added. And as a result, the high impedance control signal enables or disables the output data buffer in units of 1/2 cycle of the first clock. 제 1 항에 있어서, 상기 제 2 클럭은The method of claim 1, wherein the second clock is 상기 제 1 클럭을 반전시켜 발생하는 것을 특징으로 하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로.And generating the inverted first clock by inverting the first clock. 제 1 항에 있어서, 상기 제 1 클럭은The method of claim 1, wherein the first clock is 상기 제 2 클럭을 반전시켜 발생하는 것을 특징으로 하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로.And generating the second clock by inverting the second clock. 제 1 항에 있어서, 상기 제 1 클럭 및 제 2 클럭은The method of claim 1, wherein the first clock and the second clock is 반도체 메모리 장치 내의 내부 클럭 발생기(Internal Clock Generator)를 이용하여 발생하는 것을 특징으로 하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로.A high impedance control signal generation circuit of a semiconductor memory device, characterized in that it is generated using an internal clock generator in the semiconductor memory device. 제 4 항에 있어서, 상기 내부 클럭 발생기는5. The internal clock generator of claim 4, wherein the internal clock generator DLL(Delayed Lock Loop) 및 PLL(Phase Lock Loop)중 어느 하나인 것을 특징으로 하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로.A high impedance control signal generation circuit of a semiconductor memory device, characterized in that any one of a delayed lock loop (DLL) and a phase lock loop (PLL). 제 1 항에 있어서, 상기 하이 임피턴스 제어 신호 발생부는The method of claim 1, wherein the high impedance control signal generator 상기 제 1 클럭에 의해 스위칭 온/오프가 제어되고 상기 제 1 레이턴시 제어 신호를 전송하는 제 1 스위칭 수단(71);First switching means (71) for controlling switching on / off by said first clock and transmitting said first latency control signal; 상기 제 1 클럭(CLK1)에 의해 스위칭 온/오프가 제어되고 상기 제 2 레이턴시 제어 신호를 전송하는 제 2 스위칭 수단(72);Second switching means (72) for controlling switching on / off by the first clock (CLK1) and transmitting the second latency control signal; 상기 제 2 스위칭 수단(72)을 통해 전송된 제 2 레이턴시 제어 신호를 입력으로하는 제 1 래치부(73);A first latch unit (73) for inputting a second latency control signal transmitted through the second switching means (72); 상기 제 2 클럭(CLK2)에 의해 스위칭 온/오프가 제어되고 상기 제 1 래치부(73)의 출력 신호를 전송하는 제 3 스위칭 수단(75); 및Third switching means (75) for switching on / off controlled by the second clock (CLK2) and transmitting an output signal of the first latch unit (73); And 상기 제 3 스위칭 수단(75)을 통해 전송된 제 2 레이턴시 제어 신호와 상기 제 1 스위칭 수단(71)을 통해 전송된 제 1 레이턴시 제어 신호를 입력으로하여 하이 임피던스 제어 신호를 출력하는 제 2 래치부(76)를 구비하는 것을 특징으로하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로.A second latch unit configured to output a high impedance control signal by inputting a second latency control signal transmitted through the third switching means 75 and a first latency control signal transmitted through the first switching means 71; And a high impedance control signal generation circuit of the semiconductor memory device. 제 1 항에 있어서, 상기 레이턴시 선택부는The method of claim 1, wherein the latency selector 논리 게이트 및 상기 레이턴시 선택 신호들에따라 스위칭 온/오프가 제어되고 상기 지연된 액티브 신호(Delayed PACT)들을 전송하는 스위칭 수단들로 이루어진 것을 특징으로하는 반도체 메모리 장치의 하이 임피던스 제어 신호 발생 회로.And switching means for controlling switching on / off in accordance with a logic gate and the latency selection signals and transmitting the delayed active signals (Delayed PACTs).
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* Cited by examiner, † Cited by third party
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KR100425472B1 (en) * 2001-11-12 2004-03-30 삼성전자주식회사 Circuit and method for generating output control signal in synchronous semiconductor memory device
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KR100752671B1 (en) * 2006-09-06 2007-08-29 삼성전자주식회사 Apparatus and method for generating latency signal by using latency latches of m row n column

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010083A (en) * 1992-10-02 1994-05-24 김광호 Data Output Buffer of Synchronous Semiconductor Memory Device
KR970017656A (en) * 1995-09-20 1997-04-30 가네꼬 히사시 High Speed Semiconductor Memory with Burst Mode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010083A (en) * 1992-10-02 1994-05-24 김광호 Data Output Buffer of Synchronous Semiconductor Memory Device
KR970017656A (en) * 1995-09-20 1997-04-30 가네꼬 히사시 High Speed Semiconductor Memory with Burst Mode

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