KR100279726B1

KR100279726B1 - Internal clock generation circuit

Info

Publication number: KR100279726B1
Application number: KR1019980044298A
Authority: KR
Inventors: 이성근
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-10-22
Filing date: 1998-10-22
Publication date: 2001-03-02
Also published as: KR20000026658A

Abstract

본 발명은 위상을 동기시키기 위해 발생시키는 클럭이 로우레벨인 구간에서 외부클럭에 내부클럭을 동기시킬 수 있는 내부 클럭 발생회로에 관한 것으로, 외부 클럭에 동기된 내부 클럭을 발생하기 위한 내부 클럭 발생회로는 상기 외부 클럭을 소정시간 동안 지연하여 제1클럭으로 출력하는 지연버퍼와; 상기 지연버퍼와 동일한 지연폭을 가지며, 상기 제1클럭에 응답하여 지연된 제2클럭을 출력하는 메인 지연기와; 상기 제1 및 제2클럭을 미리 설정된 단위 시간동안 각기 지연하여 출력하기 위해 직렬로 연결된 복수개의 단위 지연기들을 각기 구비하는 제1 및 제2동기지연라인과; 상기 제1클럭이 로우레벨로 천이된 구간에서 상기 제2동기지연라인을 구성하는 상기 단위 지연기들을 통해 출력되는 신호들을 각기 래치하여, 이 래치된 신호의 위상과 상기 제1클럭의 위상이 일치될때 제1레벨의 활성화신호를 출력하는 다수개의 위상검출기들과; 상기 제1동기지연라인내의 상기 단위 지연기들 각각의 출력단자에 각기 접속되며, 상기 제1레벨의 활성화신호에 응답하여 대응되는 상기 단위 지연기의 출력신호를 제3클럭으로서 출력하는 스위치들과; 상기 제3클럭을 반전시켜 상기 내부 클럭으로서 출력하는 반전부를 구비함을 특징으로 한다.The present invention relates to an internal clock generating circuit capable of synchronizing an internal clock to an external clock in a section in which a clock generated to synchronize a phase is at a low level, and an internal clock generating circuit for generating an internal clock synchronized with an external clock. A delay buffer delaying the external clock for a predetermined time and outputting the delayed clock to a first clock; A main delayer having the same delay width as the delay buffer and outputting a delayed second clock in response to the first clock; First and second synchronous delay lines each having a plurality of unit delayers connected in series for outputting the first and second clocks respectively for a predetermined unit time; In the period in which the first clock transitions to a low level, signals output through the unit delayers constituting the second synchronization delay line are respectively latched so that the phase of the latched signal coincides with the phase of the first clock. A plurality of phase detectors for outputting an activation signal of a first level when the signal is generated; Switches respectively connected to output terminals of the unit delayers in the first synchronization delay line, and outputting a corresponding output signal of the unit delayer as a third clock in response to an activation signal of the first level; ; And an inverting unit inverting the third clock and outputting the third clock as the internal clock.

Description

Internal clock generation circuit

본 발명은 외부로 부터 공급되는 시스템 클럭에 응답하여 구동되는 동기식 반도체 메모리 장치(Synchronous DRAM)에 관한 것으로, 특히 시스템 클럭에 내부 클럭을 동기시키기 위한 동기식 반도체 메모리 장치의 내부 클럭 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device (Synchronous DRAM) driven in response to a system clock supplied from the outside, and more particularly, to an internal clock generation circuit of a synchronous semiconductor memory device for synchronizing an internal clock with a system clock.

일반적으로, 시스템 클럭에 동기하는 내부 클럭의 역할은 칩 외부에서 입력 되어지는 신호인 RASB, CASB, WEB등 외부 클럭 상태를 칩 내부로 받아들이는 시점을 정의하고, 또한 상기 내부 클럭의 데이타를 칩 외부로 출력시키는 시점을 제어하는 것이다. 이에 대한 개략적인 동작을 살펴보면, 동기식 반도체 메모리 장치에서는 시스템 클럭에 응답하여 내부 클럭을 발생하고, 이 내부 클럭은 선택된 메모리 소자에 데이타를 기입(Write)하고 독출(Read)하는 모든 제반 동작을 제어하는 기준신호가 된다. 이 내부 클럭을 생성하기 위하여 통상적으로 동기식 반도체 메모리 장치에서는 외부로 부터 공급되는 시스템 클럭에 응답하는 버퍼를 채용하고 있다. 이러한 버퍼는 시스템으로 부터 공급되는 TTL(Transistor Transistor Logic)레벨의 외부 클럭을 CMOS레벨의 상기 내부클럭으로 변환하기 위해 반드시 사용하여야만 하는 회로이다. 이러한 버퍼의 사용으로 인해 상기 시스템 클럭인 외부클럭은 상기 내부클럭과 동일한 위상차를 가질 수 없게 된다. 따라서, 상기 시스템 클럭을 상기 칩에 인가하게 되면 칩의 내부 동작은 항상 상기 위상차 만큼 지연된후 동작하게 된다. 이러한 위상차의 지연으로 인하여, 외부로 부터 공급되는 시스템 클럭과 동일한 위상을 가지기 위한 내부클럭을 생성하기 위한 연구가 본 분야에서 꾸준히 진행되고 있다. 이러한 진행과정에서 위상차를 없애기 위한 종래의 초기방법들로는 위상동기루프(Phase Locked Loop)와 지연동기루프(Delay Locked Loop) 등을 사용하여 시스템 클럭과 내부클럭간의 스큐(Skew)를 최소화하는 방법이 개시되어 왔다. 그러나, 상기와 같은 위상동기루프, 지연동기루프등을 이용하는 기술들의 클럭동기 방법은 위상을 일치시키데 많은 시간을 요구되며, 디바이스가 동작하지 않는 대기상태(Stand-by)시에도 전체적인 대기전류를 증가시키는 원인이 되어 고속의 동기식 반도체 메모리 장치에는 적합하지 않음을 인식하여 그 이후에 개발된 것이 디지탈 지연동기방식을 채용한 내부 클럭 발생회로이다. 이 디지탈 지연동기방식을 채용한 종래의 내부클럭 발생회로는 도 1에 도시된 바와 같이, 단위지연기와 위상검출기를 이용한 회로이다.In general, the role of the internal clock that is synchronized with the system clock defines the point of time when the external clock state such as RASB, CASB, WEB, etc., which is input from the outside of the chip, is received into the chip, and the data of the internal clock is external to the chip. It is to control the point of output. Referring to the schematic operation, the synchronous semiconductor memory device generates an internal clock in response to the system clock, and the internal clock controls all operations of writing and reading data into the selected memory device. It becomes a reference signal. In order to generate this internal clock, a synchronous semiconductor memory device typically employs a buffer that responds to a system clock supplied from the outside. This buffer is a circuit that must be used to convert an external clock of the TTL (Transistor Transistor Logic) level supplied from the system to the internal clock of the CMOS level. The use of such a buffer prevents the external clock, which is the system clock, from having the same phase difference as the internal clock. Therefore, when the system clock is applied to the chip, the internal operation of the chip always operates after being delayed by the phase difference. Due to the delay of the phase difference, researches for generating an internal clock to have the same phase as the system clock supplied from the outside have been continuously conducted in the art. Conventional methods for eliminating phase difference in this process include a phase locked loop and a delay locked loop to minimize skew between the system clock and the internal clock. Has been. However, the clock synchronizing method of the techniques using the phase synchronizing loop, the delay synchronizing loop, and the like require a lot of time to match the phases, and the overall standby current is maintained even when the device is not operating. The internal clock generation circuit adopting the digital delay synchronization method was developed after recognizing that it is not suitable for a high-speed synchronous semiconductor memory device, causing it to increase. A conventional internal clock generation circuit employing this digital delay synchronization method is a circuit using a unit delay and a phase detector, as shown in FIG.

도 1을 참조하면, 지연 버퍼 BDC는 TTL레벨의 외부 클럭 CLK에 응답하여 소정시간 지연된 CMOS레벨의 클럭 PCLK_M을 출력하는 회로이다. 이 클럭 PCLK_M은 메인 지연기 MDC와 위상검출기들 PDCi(i=자연수) 및 단위지연기 BUD1의 입력단자에 접속된다. 상기 메인 지연기 MDC는 상기 지연버퍼 BDC와 동일한 지연폭을 가지는 회로로서, 상기 클럭 PCLK_M에 응답하여 지연된 클럭 MD를 출력한다. 이 메인 지연기 MDC의 출력단자에는 동일한 지연폭을 가지는 다수의 단위 지연기들 FUD1∼FUDn이 제2동기지연라인으로서 직렬 접속되며, 이 단위 지연기들 FUD1∼FUDn은 각기 클럭들 D1∼Dn을 출력한다. 상기 위상 검출기들 PDC1∼PDCi(i=n+1, 상기 단위지연기들의 갯수보다 1개 더 많은 수로 이루어짐)은 입력되는 상기 펄스들 MD, D1∼Dn을 상기 클럭 PCLK_M에 응답하여 래치한후 전단의 위상검출기의 출력과 상기 래치된 신호를 비교하여 위상이 일치할 경우에만 활성화된 신호 Fi를 출력한다. 상기 지연버퍼 BDC의 출력단자에는 동일한 지연폭을 가지는 다수의 단위 지연기들 BUD1∼BUDn이 제1동기지연라인으로서 직렬 접속되며, 이 단위 지연기들 BUD1∼BUDn은 각기 클럭들 D1'∼Dn'을 출력한다. 상기 내부클럭 PCLK이 출력되는 단자와 상기 단위지연기들 BUD1∼BUDn의 입력단자사이에는 각기 스위치들 SW1∼SWn이 접속되며, 이 스위치들의 스위칭동작은 각기 대응되는 상기 신호 Fi의 제어를 받는다.Referring to FIG. 1, the delay buffer BDC is a circuit for outputting a clock PCLK_M having a predetermined time delay in response to an external clock CLK having a TTL level. This clock PCLK_M is connected to the input terminal of the main delay unit MDC and the phase detectors PDCi (i = natural number) and the unit delay unit BUD1. The main delay MDC is a circuit having the same delay width as the delay buffer BDC and outputs a delayed clock MD in response to the clock PCLK_M. A plurality of unit delayers FUD1 to FUDn having the same delay width are connected in series to the output terminal of the main delay unit MDC as the second synchronization delay line, and the unit delayers FUD1 to FUDn respectively provide clocks D1 to Dn. Output The phase detectors PDC1 to PDCi (i = n + 1, consisting of one more than the number of unit delays) latch the input pulses MD, D1 to Dn in response to the clock PCLK_M, and then front end. The output of the phase detector is compared with the latched signal to output the activated signal Fi only when the phases match. A plurality of unit delayers BUD1 to BUDn having the same delay width are connected in series to the output terminal of the delay buffer BDC as a first synchronization delay line, and the unit delayers BUD1 to BUDn are clocks D1 'to Dn', respectively. Outputs Switches SW1 to SWn are connected between the terminal for outputting the internal clock PCLK and the input terminals of the unit delay units BUD1 to BUDn, and the switching operation of the switches is controlled by the corresponding signal Fi.

도 2는 도 1에 대한 출력 타이밍 관계를 나타낸 도면이다.2 is a diagram illustrating an output timing relationship of FIG. 1.

도 1과 도 2를 참조하여 동작을 상세히 살펴보면, 먼저 내부 클럭 발생회로의 입력단자를 통해 시스템 클럭인 외부클럭 CLK이 입력되면 지연버퍼 BDC에서 이를 소정시간 지연한후 클럭 PCLK_M으로 출력한다. 이 클럭 PCLK_M은 상기 지연버퍼 BDC의 지연에 상응하는 지연폭을 갖는 상기 메인 지연기 MDC에 의해 지연되어 클럭 MD으로 출력된다. 또한 상기 클럭 PC0LK_M은 다수의 위상검출기들 PDC1∼PDCi(i=n+1, n은 단위지연기들의 갯수)의 입력단자에 공급됨과 동시에 제1동기지연라인을 구성하는 단위지연기들 BUD1∼BUDn중 첫번째 단위지연기 BUD1에 입력된다. 상기 클럭 MD은 상기 메인 지연기 MDC의 출력단자에 순차적으로 직렬 접속된 단위 지연기들 FUD1∼FUDn에 의해 소정폭 지연된 클럭들 D1∼Dn을 각기 출력한다. 여기서, 상기 단위지연기들 FUD1∼FUDn의 각각의 지연폭은 서로 동일하며, 또한 제1동기지연라인을 구성하는 단위지연기들 BUD1∼BUDn도 상기 단위 지연기들 FUD1∼FUDn과 각기 동일한 지연폭을 갖는다. 상기 클럭들 MD, D1∼Dn은 다수의 위상검출기들 PDC1∼PDCi의 입력단자에 공급되며, 이 클럭들 MD, D1∼Dn은 상기 클럭 PCLK_M의 제어를 받아 상기 위상검출기들 PDC1∼PDCi에 각기 래치되며, 이 래치된 신호들의 위상과 상기 위상검출기들 PDC1∼PDCi중 비교동작을 수행하려는 위상검출기의 앞단 위상검출기의 출력신호의 위상을 비교하여 일치되었을 경우에 활성화된 클럭 Fi으로 출력된다. 상기 클럭 Fi이 활성화되면, 이 클럭 Fi를 입력으로 하는 스위치들 SW1∼SWi중 활성화된 클럭 Fi를 입력으로 하는 스위치만 턴온되고, 나머지 스위치들은 턴오프된 상태를 유지하게 된다. 이렇게 턴온된 스위치 SWi를 통해 출력되는 단위 지연된 클럭 Dn'을 상기 내부클럭 PCLK으로 사용한다. 이 내부클럭 PCLK은 상기 외부클럭 CLK과 동기되는 신호로서 동작하게 된다.1 and 2, when the external clock CLK, which is the system clock, is input through the input terminal of the internal clock generation circuit, the delay buffer BDC delays the predetermined time and outputs the clock PCLK_M. This clock PCLK_M is delayed by the main delay unit MDC having a delay width corresponding to the delay of the delay buffer BDC and outputted to the clock MD. In addition, the clock PC0LK_M is supplied to an input terminal of a plurality of phase detectors PDC1 to PDCi (i = n + 1, n is the number of unit delays) and unit delayers BUD1 to BUDn constituting the first synchronization delay line. The first unit delay is input to BUD1. The clock MD outputs clocks D1 to Dn delayed by a predetermined width by unit delayers FUD1 to FUDn sequentially connected to the output terminal of the main delay unit MDC. Here, each of the delay delays of the unit delay units FUD1 to FUDn is the same, and the unit delay units BUD1 to BUDn constituting the first synchronization delay line also have the same delay width as the unit delay units FUD1 to FUDn. Has The clocks MD and D1 to Dn are supplied to input terminals of the plurality of phase detectors PDC1 to PDCi, and the clocks MD and D1 to Dn are latched to the phase detectors PDC1 to PDCi under the control of the clock PCLK_M. When the phases of the latched signals are compared with the phases of the output signals of the phase detectors in front of the phase detectors to perform the comparison operation among the phase detectors PDC1 to PDCi, they are output as the activated clock Fi. When the clock Fi is activated, only the switch having the activated clock Fi as the input among the switches SW1 to SWi having the clock Fi as input is turned on, and the remaining switches are turned off. The unit delayed clock Dn 'outputted through the turned-on switch SWi is used as the internal clock PCLK. This internal clock PCLK operates as a signal synchronized with the external clock CLK.

전술한 바와 같은 동작에 의해 상기 내부클럭 PCLK가 외부클럭 CLK에 동기하는데 소요되는 시간은 상기 외부 클럭 CLK의 두 주기 만큼의 시간이며, 이 두 주기 이후부터는 지연차 없이 외부클럭 CLK과 동일한 위상으로 연속되게 출력된다. 즉 이러한 동기지연방식을 이용한 내부클럭 발생회로는 종래의 위상동기루프나 지연동기루프보다 빠른 시간내에 외부클럭 PCLK와 동기하므로 지연시간 단축이라는 커다란 이점을 가진다. 그러나, 이러한 지연시간단축이라는 이점은 있지만 아직도 해결해야하는 여러가지 제반의 문제가 내재되어 있다. 이것은 도 1에 대한 구체회로도를 나타낸 도 3에서 살펴볼 것이다.By the above-described operation, the time required for the internal clock PCLK to synchronize to the external clock CLK is about two cycles of the external clock CLK. After these two cycles, the internal clock PCLK continues in the same phase as the external clock CLK without delay. Is output. In other words, the internal clock generation circuit using the synchronous delay method has a great advantage of reducing the delay time since the internal clock generation circuit synchronizes with the external clock PCLK in a time faster than the conventional phase synchronous loop or delay synchronous loop. However, although there is such an advantage of reducing the delay time, there are still various problems to be solved. This will be seen in FIG. 3, which shows a specific circuit diagram for FIG. 1.

도 3은 도 1에 도시된 내부 클럭 발생회로의 구체적인 회로도로써, 전술한 지연버퍼 BDC의 지연폭을 분할하여 상기 외부 클럭 CLK이 입력되는 단자와, 상기 내부클럭 PCLK이 출력되는 라인에 접속한 도면이다. 즉, 지연버퍼 BDC의 지연폭은 지연버퍼 BDC1과 내부지연기 ID의 지연폭을 더한 값과 같다. 이러한 도면은 도 1에 대한 다른 실시예를 보여주는 도면으로, 도 1에서와 같이 상기 지연버퍼 BDC의 지연폭을 분할함이 없이 메인 지연기 MDC와 동일한 지연폭을 가지도록 설계할 수도 있다.FIG. 3 is a detailed circuit diagram of the internal clock generation circuit shown in FIG. 1, in which the delay width of the delay buffer BDC is divided and connected to a terminal to which the external clock CLK is input and a line to which the internal clock PCLK is output. to be. That is, the delay width of the delay buffer BDC is equal to the sum of the delay widths of the delay buffer BDC1 and the internal delay ID. 1 is a view illustrating another embodiment of FIG. 1 and may be designed to have the same delay width as that of the main delay MDC without dividing the delay width of the delay buffer BDC as shown in FIG. 1.

타이밍 관계를 나타낸 도 2와 구체적인 내부 클럭 발생회로를 나타낸 도 3을 참조하여 상세한 구성설명 및 동작을 살펴보면, 상기 외부클럭 CLK를 입력으로 하는 지연버퍼 BDC1는 직렬 접속된 인버어터들 I1∼I4로 구성되며, 메인 지연기 MDC는 상기 클럭 PCLK_M을 출력하는 상기 지연버퍼 BDC1의 출력단자에 직렬로 접속되는 인버어터들 I5∼I10로 이루어진다. 그리고 상기 메인 지연기 MDC와 동일한 지연폭을 가지기 위하여 상기 지연버퍼 BDC1의 지연폭에 내부 지연기 ID의 지연폭을 더한다. 이러한 내부 지연기 ID는 상기 내부클럭 PCLK이 출력되는 출력라인에 접속되며, 직렬로 접속되는 인버어터들 I21, I22로 구성된다. 그리고 동일한 지연폭을 가지는 상기 단위 지연기들 FUD1∼FUDn, BUD1∼BUDn은 각기 두 개의 인버어터들 I11, I12로 구성된다. 또한, 상기 위상검출기들 PDC1∼PDCi은 각각 전송게이트들 TG1, TG2, 래치회로 L1,L2, 인버어터들 I16, I19 및 낸드게이트들 NG1, NG2로 이루어 진다. 상기 위상검출기 PDC1를 구성하는 상기 전송게이트 TG1는 피모오스 트랜지스터와 엔모오스 트랜지스터로 구성되며, 이 엔모오스 트랜지스터의 게이트는 상기 클럭 PCLK_M에 응답하여 스위칭되며, 이 피모오스 트랜지스터의 게이트는 클럭 PCLK_M을 반전시킨 신호에 의해 스위칭된다. 이러한 반전신호는 상기 지연버퍼 BDC1의 출력단자와 상기 위상 검출기들 PDC1∼PDCi사이에 접속된 인버어터 I13에 의해 이루어진다. 상기 위상검출기들 PDC1∼PDCi은 상기 제2동기지연라인으로 부터 출력되는 신호 Dn를 상기 클럭 PCLK_M의 하이레벨로의 천이에 응답하여 스위칭되는 전송게이트 TG1에 의해 래치회로 L1에 일시적으로 저장된다. 이 래치회로 L1은 상기 전송게이트 TG1의 출력단자에 접속되며, 두 개의 인버어터 I14, I15로 구성된다. 이 래치회로 L1에 래치된 신호를 반전시키기 위한 인버어터 I16가 상기 래치회로 L1과 상기 전송게이트 TG2의 일 입력단자사이에 접속된다. 이 전송게이트 TG2는 상기 TG1과는 상반되는 클럭 PCLK_M에 응답하여 스위칭동작을 하는 회로이다. 즉 상기 전송게이트 TG2를 구성하는 피모오스 트랜지스터의 게이트는 상기 클럭 PCLK_M에 응답하여 스위칭되고, 엔모오스 트랜지스터의 게이트는 상기 인버어터 I13에 의해 반전되는 클럭에 응답하여 스위칭된다. 상기 전송게이트 TG2의 출력단자에는 래치회로 L2의 일측이 접속되며, 이 래치회로 L2의 타측에는 낸드게이트 NG1의 제1입력단자가 접속된다. 이 낸드게이트 NG1의 제2입력단자는 전단의 위상검출기 PDCi의 출력신호 Ti가 제공된다. 한편, 첫번째 위상검출기 PDC1의 제2입력단자로 유입되는 신호 T1은 미리 설정된 전압인 하이레벨의 전압이다.Referring to FIG. 2 showing a timing relationship and FIG. 3 showing a specific internal clock generation circuit, a detailed description of the operation and operation thereof will be described. The delay buffer BDC1 having the external clock CLK as an input includes a series of inverters I1 to I4 connected in series. The main delay unit MDC consists of inverters I5 to I10 connected in series to the output terminal of the delay buffer BDC1 for outputting the clock PCLK_M. In order to have the same delay width as that of the main delay MDC, the delay width of the internal delay ID is added to the delay width of the delay buffer BDC1. This internal delay ID is connected to the output line to which the internal clock PCLK is output, and consists of inverters I21 and I22 connected in series. The unit delayers FUD1 to FUDn and BUD1 to BUDn having the same delay width are composed of two inverters I11 and I12, respectively. In addition, the phase detectors PDC1 to PDCi are formed of transmission gates TG1 and TG2, latch circuits L1 and L2, inverters I16 and I19, and NAND gates NG1 and NG2, respectively. The transfer gate TG1 constituting the phase detector PDC1 includes a PMOS transistor and an NMOS transistor, and the gate of the NMOS transistor is switched in response to the clock PCLK_M, and the gate of the PMOS transistor inverts the clock PCLK_M. Is switched by the signal. This inversion signal is made by inverter I13 connected between the output terminal of the delay buffer BDC1 and the phase detectors PDC1 to PDCi. The phase detectors PDC1 to PDCi are temporarily stored in the latch circuit L1 by the transfer gate TG1 which is switched in response to the transition of the signal Dn output from the second synchronization delay line to the high level of the clock PCLK_M. The latch circuit L1 is connected to the output terminal of the transfer gate TG1 and consists of two inverters I14 and I15. An inverter I16 for inverting the signal latched in the latch circuit L1 is connected between the latch circuit L1 and one input terminal of the transfer gate TG2. The transfer gate TG2 is a circuit which performs a switching operation in response to the clock PCLK_M opposite to the TG1. That is, the gate of the PMOS transistor constituting the transfer gate TG2 is switched in response to the clock PCLK_M, and the gate of the NMOS transistor is switched in response to the clock inverted by the inverter I13. One end of the latch circuit L2 is connected to the output terminal of the transfer gate TG2, and the first input terminal of the NAND gate NG1 is connected to the other side of the latch circuit L2. The second input terminal of the NAND gate NG1 is provided with the output signal Ti of the phase detector PDCi at the front end. On the other hand, the signal T1 flowing into the second input terminal of the first phase detector PDC1 is a high level voltage which is a preset voltage.

상기 낸드게이트 NG1의 출력단자를 통해 출력되는 신호와 상기 신호 T1를 입력으로 하는 낸드게이트 NG2가 로우레벨의 신호를 출력할 때 상기 스위치 SW1가 구동된다. 이러한 낸드게이트 NG2는 두 입력이 하이레벨일 경우에만 활성화되는 회로이다. 그리고 상기 낸드게이트 NG2의 출력단자에는 인버어터 I19가 접속되어 있으며, 이 인버어터 I19를 통해서는 후단의 위상검출기 PDC2의 활성화를 제어하기 위한 신호 T2가 제공된다. 나머지 위상검출기들 PDC2∼PDCi도 전술한 위상검출기 PDC1와 동일한 구성을 가진다.The switch SW1 is driven when the signal outputted through the output terminal of the NAND gate NG1 and the NAND gate NG2 having the signal T1 output a low level signal. This NAND gate NG2 is a circuit that is only activated when both inputs are at high level. Inverter I19 is connected to the output terminal of the NAND gate NG2, and the inverter I19 is provided with a signal T2 for controlling the activation of the phase detector PDC2 at the rear stage. The remaining phase detectors PDC2 to PDCi also have the same configuration as the above-described phase detector PDC1.

상기 스위치들 SW1∼SWi은 대응되는 상기 위상검출기들 PDC1∼PDCi내의 낸드게이트 NG2의 출력단자에 접속되며, 각기 상기 낸드게이트 NG2의 출력단자에 접속된 인버어터 I20와, 이 인버어터 I20에 의해 반전된 신호에 의해 스위칭동작을 하는 엔모오스 트랜지스터와, 상기 낸드게이트 NG2의 출력신호에 의해 스위칭동작을 하는 피모오스 트랜지스터로 구성된다. 이들 스위치들 SW1∼SWi을 구성하는 피모오스 트랜지스터와 엔모오스 트랜지스터는 전송게이트 TG3로 구현되며, 이 전송게이트 TG3는 각기 단위지연기들 BUD1∼BUDn의 입력단자와 내부지연기 ID의 입력단자사이에 접속된다.The switches SW1 to SWi are connected to an output terminal of the NAND gate NG2 in the corresponding phase detectors PDC1 to PDCi, and are respectively inverted by an inverter I20 connected to an output terminal of the NAND gate NG2. And a PMOS transistor which performs the switching operation by the output signal of the NAND gate NG2. The PMOS transistor and the EnMOS transistor constituting these switches SW1 to SWi are implemented by the transfer gate TG3, which is formed between the input terminals of the unit delay units BUD1 to BUDn and the input terminal of the internal delay ID. Connected.

상기 위상검출기들 PDC1∼PDCi중 한 위상검출기 예를 들면 위상검출기 PDC12가 활성화되면, 신호 T13는 활성화 상태인 하이레벨에서 로우레벨로 천이하여 뒷단의 위상검출기들 PDC13∼PDCi을 디세이블시킨다. 즉 뒷단의 위상검출기들 PDC13∼PDCi은 낸드게이트 NG2를 통해 하이레벨을 출력하게 되며, 이러한 출력을 인가받는 스위치들 SW13∼SWi은 턴오프되어 스위칭되지 않는다. 따라서, 지연버퍼 BDC1와 단위 지연기들 BUD1∼BUD11 및 내부 지연기 ID를 경유시킨 외부클럭 CLK이 상기 내부클럭 PCLK으로 사용된다. 이러한 내부 클럭 PCLK은 외부 클럭 CLK과의 위상 지연차없이 동기되는 신호이다.When one of the phase detectors PDC1 to PDCi, for example, the phase detector PDC12 is activated, the signal T13 transitions from the high level in the activated state to the low level to disable the phase detectors PDC13 to PDCi in the rear stage. That is, the rear phase detectors PDC13 to PDCi output a high level through the NAND gate NG2, and the switches SW13 to SWi receiving the output are turned off and are not switched. Therefore, the external clock CLK via the delay buffer BDC1, the unit delays BUD1 to BUD11, and the internal delay ID is used as the internal clock PCLK. This internal clock PCLK is a signal which is synchronized with no phase delay difference from the external clock CLK.

전술한 내부 클럭 발생회로는 낮은 주파수에서의 마진을 위하여 많은 단위 지연기들 FUD1∼FUDn, BUD1∼BUDn과 위상검출기들 PDC1∼PDCi을 가지는데 이러한 구조에서 종래의 기술로는 낮은 주파수 마진을 확보하는데 한계가 있다. 즉 낮은 주파수란 펄스의 주기가 커짐을 의미하게 되는데, 이러한 펄스가 하이레벨인 구간에서 상기 전송게이트 TG1를 통해 입력되는 클럭은 도 2에서 볼 수 있듯이 상기 클럭 PCLK_M과 위상이 일치되는 상기 클럭 D11 이외에도 상기 클럭 MD이 하이레벨로 상기 데이타래치 L1에 임시저장되게 된다. 이렇게 되면, 상기 클럭 PCLK_M의 두번째 사이클에서 하이레벨인 구간 동안 하이레벨인 클럭 MD와 상기 클럭 D11을 감지하게 되어 페일(Fail)이 발생하게 된다. 즉 상기 클럭 MD이 먼저 활성화되어 대응되는 스위치 SW1을 턴온시키게 되면, 뒷단의 스위치들 SW2∼SWi은 디세이블(Disable)되어 위상이 동기되어야할 클럭 D11는 디세이블되게 된다. 또한, 전술한 바와 같이 클럭 PCLK_M이 하이레벨인 구간에서 위상을 동기시키기 때문에 상기 외부 클럭 CLK과 내부 클럭 PCLK간의 스큐(Skew)가 크다는 것을 알 수 있다.The internal clock generation circuit described above has many unit delayers FUD1 to FUDn, BUD1 to BUDn and phase detectors PDC1 to PDCi for margins at low frequencies. There is a limit. In other words, the low frequency means that the period of the pulse is increased. In addition, the clock inputted through the transmission gate TG1 in the period in which the pulse is high level is in addition to the clock D11 in phase with the clock PCLK_M as shown in FIG. 2. The clock MD is temporarily stored in the data latch L1 at a high level. In this case, during the high level period in the second cycle of the clock PCLK_M, the high level clock MD and the clock D11 are detected, and a fail occurs. That is, when the clock MD is activated first and the corresponding switch SW1 is turned on, the rear switches SW2 to SWi are disabled so that the clock D11 to be synchronized with the phase is disabled. In addition, as described above, since the phase is synchronized in the period where the clock PCLK_M is at a high level, it can be seen that the skew between the external clock CLK and the internal clock PCLK is large.

전술한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 위상을 동기시키기 위해 발생시키는 클럭이 로우레벨인 구간에서 외부클럭에 내부클럭을 동기시킬 수 있는 내부 클럭 발생회로를 제공함에 있다.An object of the present invention for solving the above problems is to provide an internal clock generation circuit capable of synchronizing the internal clock to the external clock in a section in which the clock generated to synchronize the phase is low level.

본 발명의 다른 목적은 외부 클럭에 내부 클럭이 동기되는 시간을 단축시킬 수 있는 내부 클럭 발생회로를 제공함에 있다.Another object of the present invention is to provide an internal clock generation circuit capable of shortening the time that an internal clock is synchronized with an external clock.

본 발명의 또 다른 목적은 낮은 주파수에서의 마진을 확보할 수 있는 내부 클럭 발생회로를 제공함에 있다.It is still another object of the present invention to provide an internal clock generation circuit capable of securing a margin at a low frequency.

본 발명의 또 다른 목적은 지연되는 단위 지연기들의 갯수를 줄여 대기상태시 소비되는 전원을 줄일 수 있는 내부 클럭 발생회로를 제공함에 있다.It is still another object of the present invention to provide an internal clock generation circuit capable of reducing the number of delayed unit delayers to reduce power consumed in a standby state.

본 발명의 또 다른 목적은 외부클럭과 내부클럭간의 스큐를 줄일 수 있는 내부 클럭 발생회로를 제공함에 있다.Still another object of the present invention is to provide an internal clock generation circuit which can reduce skew between an external clock and an internal clock.

도 1은 종래기술에 따라 구현되는 내부 클럭 발생회로의 개략적인 블럭도이고,1 is a schematic block diagram of an internal clock generation circuit implemented according to the prior art,

도 2는 종래기술의 일 실시예에 따라 도 1에 도시된 내부 클럭 발생회로의 구체적인 회로도이고,2 is a detailed circuit diagram of the internal clock generation circuit shown in FIG. 1 according to an embodiment of the prior art,

도 3은 도 2에 대한 출력 타이밍도이고,3 is an output timing diagram for FIG. 2;

도 4는 본 발명의 일 실시예에 따라 구현된 내부 클럭 발생회로의 구체적인 회로도이고,4 is a detailed circuit diagram of an internal clock generation circuit implemented according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따라 구현된 내부 클럭 발생회로의 구체적인 회로도이고,5 is a detailed circuit diagram of an internal clock generation circuit implemented according to another embodiment of the present invention.

도 6은 본 발명의 또 다른 실시예에 따라 도 4와 도 5에 도시된 내부 클럭 발생회로의 출력 타이밍관계를 나타낸 도면이다.FIG. 6 is a diagram illustrating an output timing relationship of an internal clock generation circuit shown in FIGS. 4 and 5 according to another embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

BDC: 지연버퍼 MDC: 메인 지연기BDC: Delay Buffer MDC: Main Delay

PDC: 위상 검출기 SW: 스위치PDC: Phase Detector SW: Switch

FUD, BUD :단위지연기FUD, BUD: Unit Delay

상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 외부 클럭에 동기된 내부 클럭을 발생하기 위한 내부 클럭 발생회로는 상기 외부 클럭을 소정시간 동안 지연하여 제1클럭으로 출력하는 지연버퍼와; 상기 지연버퍼와 동일한 지연폭을 가지며, 상기 제1클럭에 응답하여 지연된 제2클럭을 출력하는 메인 지연기와; 상기 제1 및 제2클럭을 미리 설정된 단위 시간동안 각기 지연하여 출력하기 위해 직렬로 연결된 복수개의 단위 지연기들을 각기 구비하는 제1 및 제2동기지연라인과; 상기 제1클럭이 로우레벨로 천이된 구간에서 상기 제2동기지연라인을 구성하는 상기 단위 지연기들을 통해 출력되는 신호들을 각기 래치하여, 이 래치된 신호의 위상과 상기 제1클럭의 위상이 일치될때 제1레벨의 활성화신호를 출력하는 다수개의 위상검출기들과; 상기 제1동기지연라인내의 상기 단위 지연기들 각각의 출력단자에 각기 접속되며, 상기 제1레벨의 활성화신호에 응답하여 대응되는 상기 단위 지연기의 출력신호를 제3클럭으로서 출력하는 스위치들과; 상기 제3클럭을 반전시켜 상기 내부 클럭으로서 출력하는 반전부를 구비함을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, an internal clock generation circuit for generating an internal clock synchronized with an external clock delays the external clock for a predetermined time and outputs it to the first clock. Wow; A main delayer having the same delay width as the delay buffer and outputting a delayed second clock in response to the first clock; First and second synchronous delay lines each having a plurality of unit delayers connected in series for outputting the first and second clocks respectively for a predetermined unit time; In the period in which the first clock transitions to a low level, signals output through the unit delayers constituting the second synchronization delay line are respectively latched so that the phase of the latched signal coincides with the phase of the first clock. A plurality of phase detectors for outputting an activation signal of a first level when the signal is generated; Switches respectively connected to output terminals of the unit delayers in the first synchronization delay line, and outputting a corresponding output signal of the unit delayer as a third clock in response to an activation signal of the first level; ; And an inverting unit inverting the third clock and outputting the third clock as the internal clock.

전술한 상기 상기 위상검출기들은 각각 제1데이타래치부와, 상기 로우레벨로 천이하는 제1클럭에 응답하여 상기 제2동기지연라인내의 상기 단위 지연기들의 출력신호들을 상기 제1데이타래치부에 래치하는 제1전송게이트와, 상기 제1클럭이 하이레벨로 천이되는 구간동안 상기 제1데이타래치부의 출력을 전송하는 제2전송게이트와, 상기 전송되는 출력을 래치하는 제2데이타래치부와, 상기 제2데이타래치부의 출력신호와 상기 위상검출기들중 전단 위상검출기로 부터 출력되는 제어펄스에 응답하여 상기 제1레벨의 활성화신호 및 상기 위상검출기들중 후단 위상검출기를 제어하는 상기 제어펄스를 출력하는 논리회로부로 구성되고, 상기 논리회로부는 상기 제2데이타래치부의 출력단자와 접속된 제1입력단자와 상기 제어펄스를 입력으로 하는 제2입력단자를 가지는 제1논리게이트와, 상기 제어펄스를 입력으로 하는 제1입력단자와 상기 제1논리게이트의 출력단자와 접속된 제2입력단자를 가지는 제2논리게이트와, 상기 제1논리게이트의 출력단자를 통해 출력되는 신호를 반전시켜 상기 제어펄스로서 출력하는 인버어터로 구성된다.Each of the above-described phase detectors latches output signals of the unit delayers in the second synchronization delay line in response to the first data latch unit and the first clock transition to the low level. A first transfer gate, a second transfer gate for transmitting an output of the first data latch unit during a period in which the first clock transitions to a high level, a second data latch unit for latching the transmitted output, and Outputting the control signal for controlling the activation signal of the first level and the subsequent phase detector among the phase detectors in response to the output signal of the second data latch unit and the control pulse output from the front phase detector among the phase detectors. A logic circuit section, wherein the logic circuit section includes a first input terminal connected to an output terminal of the second data latch section and a second input for inputting the control pulse. A second logic gate having a first logic gate having a terminal, a first input terminal for inputting the control pulse and a second input terminal connected to an output terminal of the first logic gate, and the first logic gate of the first logic gate. And an inverter for inverting the signal output through the output terminal and outputting it as the control pulse.

전술한 상기 제1 및 제2 논리게이트는 낸드게이트이고, 상기 제1데이타래치부는 데이타 래치와, 이 데이타 래치의 출력단에 접속된 인버어터로 구성되고, 상기 활성화되는 위상검출기의 후단 위상검출기들은 제1레벨의 상기 제어펄스에 응답하여 디세이블됨을 특징으로 한다. 이때, 상기 제1레벨은 로우레벨임을 특징으로 하는 한다. 또한, 위상검출기들중 첫번째 위상검출기의 상기 제1 및 제2논리게이트의 한 입력단자를 통해 입력되는 신호인 상기 제어신호는 제2레벨로 미리 설정됨을 특징으로 한다.The first and second logic gates described above are NAND gates, and the first data latch portion includes a data latch and an inverter connected to an output terminal of the data latch. And is disabled in response to the control pulse of one level. At this time, the first level is characterized in that the low level. The control signal, which is a signal input through one input terminal of the first and second logic gates of the first phase detector among the phase detectors, may be preset to a second level.

전술한 기술적 사상의 실시예를 살펴보면, 외부 클럭에 동기된 내부 클럭을 발생하기 위한 내부 클럭 발생회로는 상기 외부 클럭을 소정시간 동안 지연하여 제1클럭으로 출력하는 지연버퍼와; 상기 제1클럭에 응답하여 미리 설정된 시간 동안 지연된 제2클럭을 출력하는 메인 지연기와; 상기 제1 및 제2클럭을 미리 설정된 단위 시간동안 각기 지연하여 출력하기 위해 직렬로 연결된 다수개의 단위 지연기들을 각기 구비하는 제1 및 제2동기지연라인과; 상기 제1동기지연라인내의 상기 단위 지연기들 각각의 출력단자와 상기 내부 클럭이 출력되는 단자사이에 각기 접속되어 스위칭동작을 하는 스위치들과; 상기 제1클럭이 로우레벨로 천이된 구간에서 상기 제2동기지연라인을 구성하는 상기 단위 지연기들을 통해 출력되는 신호들을 각기 래치하여, 이 래치된 신호의 위상과 상기 제1클럭의 위상이 일치될때 인에이블되는 활성화신호를 대응되는 상기 스위치에 인가하여 턴온시키고, 이 턴온된 스위치의 후단 스위치들을 턴오프시키기 위한 제어펄스를 출력하는 위상검출기들과; 상기 스위치들의 출력단자에 접속되는 반전부와; 상기 내부 클럭이 출력되는 단자와 상기 반전부의 출력단자사이에 접속되며, 상기 메인지연기의 지연폭에서 상기 지연버퍼의 지연폭을 제외한 지연폭을 가지는 내부지연기를 구비함을 특징으로 한다.Looking at an embodiment of the above technical idea, an internal clock generation circuit for generating an internal clock synchronized with an external clock includes a delay buffer for delaying the external clock for a predetermined time and outputting the first clock; A main delay unit configured to output a second clock delayed for a preset time in response to the first clock; First and second synchronization delay lines each having a plurality of unit delayers connected in series for outputting the first and second clocks respectively for a predetermined unit time; Switches each connected between an output terminal of each of the unit delayers in the first synchronization delay line and a terminal for outputting the internal clock; In the period in which the first clock transitions to a low level, signals output through the unit delayers constituting the second synchronization delay line are respectively latched so that the phase of the latched signal coincides with the phase of the first clock. Phase detectors that turn on by applying an enable signal to the corresponding switch when the enable signal is activated, and output a control pulse for turning off the rear switches of the turned on switch; An inverting portion connected to the output terminals of the switches; It is connected between the output terminal of the internal clock and the output terminal of the inverting unit, characterized in that it comprises an internal delay having a delay width of the delay width of the delay buffer minus the delay width of the main buffer.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기 설명에서는 구체적인 구성소자와 같은 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공될 것일뿐 이러한 특정 사항들 없이 본 발명이 실시 가능함은 통상의 지식을 가진자에게는 자명하다. 그리고, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings. In addition, specific details such as specific components are shown in the following description, which will be provided to help a more general understanding of the present invention, and it will be apparent to those skilled in the art that the present invention can be implemented without these specific details. . In describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 4는 본 발명의 일실시예에 따라 구현된 내부 클럭 발생회로의 구체적인 회로도이다.4 is a detailed circuit diagram of an internal clock generation circuit implemented according to an embodiment of the present invention.

도 4를 참조하여 구성을 살펴보면, 상기 외부클럭 CLK를 입력으로 하는 지연버퍼 BDC는 직렬 접속된 인버어터들 I1∼I4로 구성되며, 메인 지연기 MDC는 상기 클럭 PCLK_M이 출력되는 상기 지연버퍼 BDC의 출력단자에 직렬로 접속되는 인버어터들 I5∼I8로 이루어진다. 이 메인지연기 MDC와 지연버퍼 BDC는 동일한 지연폭을 가진다. 즉 인버어터들이 네개씩 구성되었지만 사용목적에 따라 그 갯수를 증감할 수 있다.Referring to FIG. 4, the delay buffer BDC using the external clock CLK is composed of inverters I1 to I4 connected in series, and the main delay MDC of the delay buffer BDC to which the clock PCLK_M is output. It consists of inverters I5 to I8 connected in series with the output terminal. The main delay MDC and the delay buffer BDC have the same delay width. That is, four inverters are configured, but the number can be increased or decreased depending on the purpose of use.

상기 메인 지연기 MDC의 출력단자에는 동일한 지연폭을 가지는 상기 단위 지연기들 FUD1∼FUDn이 접속되고, 상기 지연버퍼 BDC의 출력단자에는 동일한 단위 지연폭을 가지는 단위 지연기들 BUD1∼BUDn이 접속된다. 이 단위 지연기들 FUD1∼FUDn, BUD1∼BUDn은 인버어터들 I11, I12로 구성되기에 동일한 지연폭을 가진다. 또한, 상기 위상검출기들 PDC1∼PDCi은 각각 전송게이트들 TG1, TG2, 래치회로 L1,L2, 인버어터들 I16, I19 및 낸드게이트들 NG1, NG2로 이루어 진다. 상기 위상검출기들 PDC1∼PDCi을 구성하는 상기 전송게이트 TG1는 피모오스 트랜지스터와 엔모오스 트랜지스터로 구성되며, 상기 지연버퍼 BDC의 출력신호인 클럭 PCLK_M이 로우레벨일 경우 스위칭되는 회로이다. 이것은 종래기술에서 하이레벨일 경우 스위칭되는 것과 상반되는 개념이며, 상기 외부클럭 CLK이 로우레벨인 구간에서 상기 내부클럭 PCLK을 동기시키기 위한 것이다. 즉 본 발명에서 사용되는 위상검출기들 PDC1∼PDCi의 구성을 종래와 동일하게 사용하는데 있어서, 전술한 바와 같이, 상기 클럭 PCLK_M이 로우레벨인 구간에서 구동되게 하기 위하여 인버어터 I400를 상기 전송게이트 TG1를 구성하는 엔모오스 트랜지스터의 게이트단자에 접속시켰다. 그리고 상기 위상검출기들 PDC1∼PDCi의 출력단자에도 종래와 동일하게 로우레벨의 전압에서 스위칭되는 스위치들 SW1∼SWi을 접속시켰다. 상기 내부클럭 PCLK가 출력되는 단자와 상기 스위치들 SW1∼SWi의 출력단자사이에는 인버어터 I401을 접속시켜 로우레벨의 외부클럭 CLK에서 동기된 하이레벨의 클럭을 로우레벨로 반전시켰다. 즉 이것은 외부클럭 CLK보다 1.5사이클 지연된 내부클럭 PCLK를 생성할 수 있게 되었음을 의미한다. 전술한 바와 같이, 외부클럭 CLK과 내부클럭 PCLK간의 스큐를 줄이는 기술에 대한 상세한 동작설명은 후술되는 도 6의 타이밍도에서 살펴볼 것이다.The unit delayers FUD1 to FUDn having the same delay width are connected to the output terminal of the main delay unit MDC, and the unit delayers BUD1 to BUDn having the same unit delay width are connected to the output terminal of the delay buffer BDC. . These unit delayers FUD1 to FUDn and BUD1 to BUDn have the same delay width because they are composed of inverters I11 and I12. In addition, the phase detectors PDC1 to PDCi are formed of transmission gates TG1 and TG2, latch circuits L1 and L2, inverters I16 and I19, and NAND gates NG1 and NG2, respectively. The transfer gate TG1 constituting the phase detectors PDC1 to PDCi includes a PMOS transistor and an NMOS transistor, and is a circuit switched when the clock PCLK_M output signal of the delay buffer BDC is at a low level. This is a concept opposite to that of switching at the high level in the prior art, and is for synchronizing the internal clock PCLK in a section where the external clock CLK is at a low level. That is, in the configuration of the phase detectors PDC1 to PDCi used in the present invention in the same manner as in the related art, as described above, in order for the clock PCLK_M to be driven at a low level, the inverter I400 is connected to the transmission gate TG1. It was connected to the gate terminal of the constituent enMOS transistor. In addition, the switches SW1 to SWi switched at a low level voltage are connected to the output terminals of the phase detectors PDC1 to PDCi as in the prior art. Inverter I401 was connected between the output terminal of the internal clock PCLK and the output terminals of the switches SW1 to SWi to invert the high level clock synchronized to the low level external clock CLK. This means that it is possible to generate the internal clock PCLK which is 1.5 cycles delayed from the external clock CLK. As described above, a detailed operation description of a technique for reducing skew between the external clock CLK and the internal clock PCLK will be described in the timing diagram of FIG.

도 5는 본 발명의 다른 실시예에 따라 구현된 내부 클럭 발생회로의 구체적인 회로도이다.5 is a detailed circuit diagram of an internal clock generation circuit implemented according to another embodiment of the present invention.

도 5를 참조하여 구성을 살펴보면, 도 4에서 설명되었던 구성과 동일한데 다른점은 지연버퍼 BDC와 메인지연기 MDC의 지연폭을 도 3에서 설명한 바와 같이 지연버퍼 BDC의 지연폭을 지연버퍼 BDC1와 내부지연기 ID로 분할한 것이다.Referring to FIG. 5, the configuration is the same as that described in FIG. 4 except that the delay widths of the delay buffer BDC and the main delay MDC are different from the delay buffer BDC1 as described in FIG. 3. It is divided by internal delay ID.

도 6은 본 발명의 일실시예에 따라 구현된 출력 타이밍도이다.6 is an output timing diagram implemented according to an embodiment of the present invention.

도 6과 도 4를 참조하여 동작을 살펴보면, 외부클럭 CLK에 응답하여 소정시간지연된 클럭 PCLK_M이 로우레벨일때 상기 위상검출기 PDC5내의 전송게이트 TG1가 턴온되고, 이렇게 턴온된 전송게이트 TG1을 통해 클럭 D4가 위상검출기 PDC5내의 데이타 래치 L1에 저장된다. 이 데이타 래치 L1에 저장된 데이타는 상기 클럭 PCLK_M이 하이레벨로 천이됨과 동시에 전송게이트 TG2를 통하여 데이타 래치 L2에 저장된다. 이 데이타 래치 L2에 저장된 신호와 전단의 출력신호 T5를 낸드게이트 NG1에서 논리조합되어 두 신호가 하이레벨일 경우 로우레벨을 출력한다. 이 낸드게이트 NG1를 통해 출력되는 로우레벨의 신호와 상기 신호 T5는 낸드게이트 NG2에서 논리조합되어 하이레벨의 신호 F5를 로우레벨로 천이시킨다. 이러한 신호 F5는 스위치 SW5를 턴온시켜 클럭 D5'를 출력라인으로 전송한다. 이렇게 전송된 클럭 D5'은 상기 인버어터 I401에 의해 반전되며, 이 반전된 클럭은 내부클럭 PCLK로 사용된다. 즉 상기 내부클럭 PCLK의 로우레벨에서 상기 외부클럭 CLK의 로우레벨과 동기됨으로써 종래보다 1/2사이클 단축시킬 수 있는 것이다. 이러한 동기시간 단축은 대기상태시 소모되는 전원을 감소시킬 수 있는 이점을 가지게 된다.Referring to FIGS. 6 and 4, when the clock PCLK_M delayed in response to the external clock CLK is at a low level, the transfer gate TG1 in the phase detector PDC5 is turned on, and the clock D4 is turned on through the turned-on transfer gate TG1. It is stored in the data latch L1 in the phase detector PDC5. Data stored in the data latch L1 is stored in the data latch L2 through the transfer gate TG2 at the same time as the clock PCLK_M transitions to the high level. The signal stored in the data latch L2 and the output signal T5 of the previous stage are logically combined at the NAND gate NG1 to output a low level when the two signals are high level. The low level signal outputted through the NAND gate NG1 and the signal T5 are logically combined at the NAND gate NG2 to transition the high level signal F5 to the low level. This signal F5 turns on the switch SW5 to send clock D5 'to the output line. The clock D5 'thus transmitted is inverted by the inverter I401, and the inverted clock is used as the internal clock PCLK. That is, by synchronizing with the low level of the external clock CLK at the low level of the internal clock PCLK, it is possible to shorten the cycle by 1/2. This reduction in synchronization time has the advantage of reducing the power consumed in the standby state.

전술한 바와 같이, 본 발명은 위상을 동기시키기 위해 발생시키는 클럭이 로우레벨인 구간에서 외부클럭에 내부클럭을 동기시킬 수 있는 이점을 가진다. 또한, 본 발명은 외부 클럭에 내부 클럭이 동기되는 시간을 단축시킬 수 있는 이점을 가진다. 또한, 본 발명은 낮은 주파수에서의 마진을 확보할 수 있을 뿐만 아니라 지연되는 단위 지연기들의 갯수를 줄여 대기상태시 소비되는 전원을 줄일 수 있는 이점도 가진다. 또한, 본 발명은 외부클럭과 내부클럭간의 스큐를 줄일 수 있는 이점을 가진다.As described above, the present invention has an advantage of synchronizing the internal clock with the external clock in the section in which the clock generated to synchronize the phase is low level. In addition, the present invention has the advantage of reducing the time that the internal clock is synchronized to the external clock. In addition, the present invention not only secures a margin at a low frequency, but also reduces the number of delayed unit delayers, thereby reducing power consumption in the standby state. In addition, the present invention has the advantage of reducing the skew between the external clock and the internal clock.

Claims

An internal clock generation circuit for generating an internal clock synchronized with an external clock;

A delay buffer which delays the external clock for a predetermined time and outputs the first clock;

A main delayer having the same delay width as the delay buffer and outputting a delayed second clock in response to the first clock;

First and second synchronous delay lines each having a plurality of unit delayers connected in series for outputting the first and second clocks respectively for a predetermined unit time;

In the period in which the first clock transitions to a low level, signals output through the unit delayers constituting the second synchronization delay line are respectively latched so that the phase of the latched signal coincides with the phase of the first clock. A plurality of phase detectors for outputting an activation signal of a first level when the signal is generated;

Switches respectively connected to output terminals of the unit delayers in the first synchronization delay line, and outputting a corresponding output signal of the unit delayer as a third clock in response to an activation signal of the first level; ;

And an inverting unit for inverting the third clock and outputting the third clock as the internal clock.

The method of claim 1; The phase detectors

A first transfer gate for latching output signals of the unit delayers in the second synchronization delay line in response to the first data latch unit and the first clock transition to the low level, respectively; A second transfer gate for transmitting an output of the first data latch unit, a second data latch unit for latching an output transmitted from the second transfer gate, during the period in which the first clock transitions to a high level; A logic for outputting the activation signal of the first level and the control pulse for controlling a subsequent phase detector among the phase detectors in response to an output signal of a data latch unit and a control pulse output from the front phase detector among the phase detectors; Internal clock generation circuit, characterized in that consisting of a circuit portion.

The method of claim 2; The logic circuit portion

A first logic gate having a first input terminal connected to an output terminal of the second data latch unit and a second input terminal for inputting the control pulse, a first input terminal for inputting the control pulse, and the first input terminal; And a second logic gate having a second input terminal connected to an output terminal of the logic gate, and an inverter inverting the signal output through the output terminal of the first logic gate and outputting the signal as the control pulse. Internal clock generation circuit.

The method of claim 3; And the first logic gate is a NAND gate.

The method of claim 3; And the second logic gate is a NAND gate.

The method of claim 2; And the first data latch portion comprises a data latch and an inverter connected to an output terminal of the data latch.

3. The internal clock generation circuit of claim 2, wherein the phase detectors at the rear of the activated phase detector are disabled in response to the control pulse of the first level.

8. The internal clock generation circuit of claim 7, wherein the first level is a low level.

4. The internal clock generation of claim 3, wherein the control signal, which is a signal input through one input terminal of the first and second logic gates of the first phase detector among the phase detectors, is preset to a second level. Circuit.

The internal clock generation circuit of claim 9, wherein the second level is a high level.

The internal clock generating circuit of claim 1, wherein the inverting unit is a circuit comprising an inverter.

A main delay unit configured to output a second clock delayed for a preset time in response to the first clock;

First and second synchronization delay lines each having a plurality of unit delayers connected in series for outputting the first and second clocks respectively for a predetermined unit time;

Switches each connected between an output terminal of each of the unit delayers in the first synchronization delay line and a terminal for outputting the internal clock;

In the period in which the first clock transitions to a low level, signals output through the unit delayers constituting the second synchronization delay line are respectively latched so that the phase of the latched signal coincides with the phase of the first clock. Phase detectors that turn on by applying an enable signal to the corresponding switch when the enable signal is activated, and output a control pulse for turning off the rear switches of the turned on switch;

An inverting portion connected to the output terminals of the switches;

An internal clock generator is connected between a terminal for outputting the internal clock and an output terminal of the inverting unit and includes an internal delay unit having a delay width excluding the delay width of the delay buffer from the delay width of the main delay unit. Circuit.

13. The apparatus of claim 12, wherein the phase detectors

A first transfer gate for latching output signals of the unit delayers in the second synchronization delay line in response to the first data latch unit and the first clock transition to the low level, respectively; A second transfer gate for transmitting an output of the first data latch unit, a second data latch unit for latching an output transmitted from the second transfer gate, during the period in which the first clock transitions to a high level; 2 outputs the control pulse for controlling the activation signal of the first level and the next phase detector among the phase detectors in response to the output signal of the data latch unit and the control pulse output from the front phase detector among the phase detectors; Internal clock generation circuit, characterized in that consisting of a logic circuit portion.

The method of claim 13; The logic circuit portion

The method of claim 14; And the first logic gate is a NAND gate.

The method of claim 14; And the second logic gate is a NAND gate.

The method of claim 13; And the first data latch portion comprises a data latch and an inverter connected to an output terminal of the data latch.

15. The internal clock generation of claim 14, wherein the control signal, which is a signal input through one input terminal of the first and second logic gates of the first phase detector among the phase detectors, is preset to a second level. Circuit.

19. The internal clock generation circuit of claim 18, wherein the second level is a high level.

The internal clock generating circuit of claim 12, wherein the inverting unit is a circuit formed of an inverter.