KR100618797B1 - Latency control circuit in memory device using delay locked loop - Google Patents

Latency control circuit in memory device using delay locked loop

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Abstract

지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로가 개시된다. 본 발명에 따른 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로는, 외부에서 데이타 독출 시 시작/종료를 알리는 신호를 입력하여 소정 시간 지연시키고, 지연된 신호를 독출 시작/종료 신호로서 출력하는 지연부, 외부 클럭 신호를 소정 시간 지연시키고, 외부 클럭 신호의 제1, 제2엣지에 동기되는 제1, 제2지연 클럭 신호를 생성하는 지연 동기 루프, 지연 동기 루프에서 출력되는 제1, 제2지연 클럭 신호에 응답하여 독출 시작/종료 신호를 지연시키고, 지연된 결과를 레이턴시 신호로서 발생시키는 레이턴시 제어부, 레이턴시 제어부에서 생성된 레이턴시 신호와 제1 또는 제2지연 클럭 신호에 응답하여 독출 시의 데이타 출력을 제어하기 위한 출력 버퍼 제어 신호를 생성하는 출력 제어부 및 출력 버퍼 제어 신호에 응답하여 데이타를 버퍼링하고, 버퍼링된 데이타를 출력 데이타로서 생성하는 출력 버퍼를 구비하고, 본 발명에 따르면, 외부 클럭 신호에 정확히 동기되는 DLL클럭 신호를 이용하여 지연 시간에 의한 오차가 발생되지 않도록 레이턴시 신호를 생성할 수 있다. 또한, 레이턴시에 따라서 외부 클럭 신호의 엣지 이전에 발생되는 DLL 클럭 신호를 이용하여 출력 버퍼를 제어함으로써 출력 데이타가 정확히 외부 클럭 신호에 동기되어 출력될 수 있다는 효과가 있다. A latency control circuit of a semiconductor device using a delay locked loop is disclosed. The latency control circuit of a semiconductor device using a delay lock loop according to the present invention includes a delay unit that inputs a signal indicating start / end when reading data externally and delays a predetermined time, and outputs the delayed signal as a read start / end signal. Delay delaying the external clock signal for a predetermined time and generating first and second delayed clock signals synchronized with the first and second edges of the external clock signal; first and second delays output from the delayed synchronization loop. The latency control unit delays the read start / end signal in response to the clock signal and generates the delayed result as a latency signal, and outputs data at the time of reading in response to the latency signal generated by the latency controller and the first or second delayed clock signal. An output control section for generating an output buffer control signal for control and data output in response to the output buffer control signal. And an output buffer for generating buffered data as output data. According to the present invention, a latency signal may be generated so that an error due to a delay time does not occur by using a DLL clock signal that is exactly synchronized with an external clock signal. Can be. In addition, by controlling the output buffer using a DLL clock signal generated before the edge of the external clock signal according to the latency, the output data can be output exactly in synchronization with the external clock signal.

Description

지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로{Latency control circuit in memory device using delay locked loop} Latency control circuit in memory device using delay locked loop

도 1은 본 발명의 실시예에 의한 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로를 나타내는 블럭도이다. 1 is a block diagram illustrating a latency control circuit of a semiconductor device using a delay lock loop according to an embodiment of the present invention.

도 2는 도 1에 도시된 레이턴시 제어 회로를 나타내는 상세한 회로도이다. FIG. 2 is a detailed circuit diagram illustrating the latency control circuit shown in FIG. 1.

도 3(a)~도 3(m)은 도 2에 도시된 회로의 동작을 설명하기 위한 파형도들이다. 3 (a) to 3 (m) are waveform diagrams for explaining the operation of the circuit shown in FIG.

본 발명은 반도체 장치에 관한 것으로서, 특히, 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a latency control circuit of a semiconductor device using a delay locked loop.

일반적으로, 지연 동기 루프(Delay Locked Loop:이하, DLL이라 함)를 사용하는 반도체 장치에 있어서 DLL은 외부 클럭 신호에 대해서 동기(LOCKING)된 클럭들을 발생시킨다. 여기에서, 동기된 클럭 신호는, 독출 데이타가 정확히 외부 클럭 신호의 상승 또는 하강 엣지에 맞추어져 출력되도록 하기 위해, 외부 클럭 신호에 대해 지연 시간이 일정하게 조정된 지연 클럭 신호를 나타낸다. 즉, 전술한 바와 같이, DLL을 사용하는 반도체 장치에서는 데이타를 출력하고자 할 때, 출력되는 데이타가 외부 클럭 신호의 상승 엣지 또는 하강 엣지에 동기되어야 한다. 그러나, DLL을 사용하는 반도체 장치는 외부 클럭 신호를 소정 시간 지연시켜 내부 클럭 신호를 발생시키고, 발생된 내부 클럭 신호에 의해 레이턴시 신호를 생성한다. 이러한 경우에는, 내부 클럭 신호의 지연 시간으로 인해 레이턴시에 따른 출력 데이타가 외부 클럭 신호와 정확히 동기되지 못하고, 지연 오차에 의해 오동작이 발생될 수 있다. 다시 말해서, 내부 클럭 신호에 의한 지연 시간 때문에 레이턴시 신호가 늦게 발생되어 에러가 발생될 수 있다. 따라서, 종래의 DLL을 사용하는 반도체 장치는 레이턴시에 따라서 독출 데이타를 외부 클럭 신호에 정확히 동기시켜 출력할 수 없다는 문제점이 있다. In general, in a semiconductor device using a delay locked loop (hereinafter referred to as a DLL), the DLL generates clocks that are locked to an external clock signal. Here, the synchronized clock signal represents a delayed clock signal whose delay time is constantly adjusted with respect to the external clock signal so that the read data can be output exactly at the rising or falling edge of the external clock signal. That is, as described above, in the semiconductor device using the DLL, when the data is to be output, the output data must be synchronized with the rising edge or the falling edge of the external clock signal. However, a semiconductor device using a DLL generates an internal clock signal by delaying an external clock signal by a predetermined time, and generates a latency signal by the generated internal clock signal. In this case, due to the delay time of the internal clock signal, the output data according to the latency may not be accurately synchronized with the external clock signal, and a malfunction may occur due to the delay error. In other words, the latency signal may be generated late due to the delay time caused by the internal clock signal, thereby causing an error. Therefore, the conventional semiconductor device using the DLL has a problem in that the read data cannot be accurately synchronized with the external clock signal according to the latency.

본 발명이 이루고자하는 기술적 과제는, 외부 클럭 신호의 제1,제2엣지에 동기되는 DLL클럭 신호를 이용하여 레이턴시에 따라서 데이타들이 정확히 출력되도록 제어할 수 있는 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로를 제공하는데 있다. SUMMARY OF THE INVENTION A technical problem to be solved by the present invention is a latency of a semiconductor device using a delay synchronization loop that can control data to be output correctly according to a latency by using a DLL clock signal synchronized to first and second edges of an external clock signal. To provide a control circuit.

상기 과제를 이루기위해, 본 발명에 따른 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로는, 외부에서 데이타 독출 시 시작/종료를 알리는 신호를 입력하여 소정 시간 지연시키고, 지연된 신호를 독출 시작/종료 신호로서 출력하는 지연부, 외부 클럭 신호를 소정 시간 지연시키고, 외부 클럭 신호의 제1, 제2 엣지에 동기되는 제1, 제2지연 클럭 신호를 생성하는 지연 동기 루프, 지연 동기 루프에서 출력되는 제1, 제2지연 클럭 신호에 응답하여 독출 시작/종료 신호를 지연시키고, 지연된 결과를 레이턴시 신호로서 발생시키는 레이턴시 제어부, 레이턴시 제어부에서 생성된 레이턴시 신호와 제1 또는 제2지연 클럭 신호에 응답하여 독출 시의 데이타 출력을 제어하기 위한 출력 버퍼 제어 신호를 생성하는 출력 제어부 및 출력 버퍼 제어 신호에 응답하여 데이타를 버퍼링하고, 버퍼링된 데이타를 출력 데이타로서 생성하는 출력 버퍼로 구성되는 것이 바람직하다. In order to achieve the above object, the latency control circuit of the semiconductor device using the delay synchronization loop according to the present invention, by inputting a signal indicating the start / end when reading data from the outside, a predetermined time delay, and read start / end of the delayed signal A delay unit for outputting a signal and a delay delay loop for delaying the external clock signal for a predetermined time and generating first and second delayed clock signals synchronized with the first and second edges of the external clock signal. A latency controller for delaying the read start / end signal in response to the first and second delayed clock signals and generating a delayed result as a latency signal, in response to a latency signal generated by the latency controller and a first or second delayed clock signal; An output control unit and an output buffer control signal for generating an output buffer control signal for controlling data output at the time of reading It is preferably configured as an output buffer which buffers the data in response and generates the buffered data as output data.

이하, 본 발명에 따른 지연 동기 루프를 사용하는 반도체 장치의 레이턴시 제어 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다. Hereinafter, a latency control circuit of a semiconductor device using a delay lock loop according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 의한 지연동기루프를 사용하는 반도체 장치의 레이턴시 제어 회로를 나타내는 블럭도이다. 도 1을 참조하면, 레이턴시 제어 회로는 지연부(100), 레이턴시 제어부(120), DLL(130), 출력 제어부(140) 및 출력 버퍼(160)를 포함한다. 1 is a block diagram illustrating a latency control circuit of a semiconductor device using a delay synchronization loop according to an embodiment of the present invention. Referring to FIG. 1, the latency control circuit includes a delay unit 100, a latency controller 120, a DLL 130, an output controller 140, and an output buffer 160.

지연부(100)는 외부에서 데이타 독출시 시작/종료를 알리는 신호(COSR)를 입력하여 소정시간 지연시키고, 지연된 신호를 독출 시작/종료 신호(COSRD)로서 출력한다. 여기에서, COSR는 명령들의 조합에 의해 발생되는 신호로서, 내부 클럭 신호에 의해 발생된다. The delay unit 100 delays a predetermined time by inputting a signal COSR indicating start / end when reading data from the outside, and outputs the delayed signal as a read start / end signal COSRD. Here, COSR is a signal generated by a combination of instructions, which is generated by an internal clock signal.

DLL(130)은 외부 클럭 신호(CLK)를 소정 시간 지연시키고, 외부 클럭 신호에 정확히 동기되는 지연 클럭 신호 즉, DLL클럭 신호(DLL_CLK)를 생성한다. 여기에서, 지연 클럭 신호(DLL_CLK)는 CLKDQ_F와 CLKDQ_S가 될 수 있다. 상기 DLL(130)은 지연 클럭 신호(CLKDQ_F)와 지연 클럭 신호(CLKDQ_S)를 생성한다. 즉, 지연 클럭 신호(CLKDQ_F)는 외부 클럭 신호(CLK)의 제1엣지 즉, 하강 엣지에 동기되어 발생되며, 제1지연 클럭 신호로 정의된다. 또한, 지연 클럭 신호(CLKDQ_S)는 외부 클럭 신호(CLK)의 상승 엣지에 동기되어 발생되며, 제2지연 클럭 신호로 정의된다. The DLL 130 delays the external clock signal CLK by a predetermined time and generates a delayed clock signal that is exactly synchronized with the external clock signal, that is, the DLL clock signal DLL_CLK. Here, the delay clock signal DLL_CLK may be CLKDQ_F and CLKDQ_S. The DLL 130 generates a delayed clock signal CLKDQ_F and a delayed clock signal CLKDQ_S. That is, the delayed clock signal CLKDQ_F is generated in synchronization with the first edge of the external clock signal CLK, that is, the falling edge, and is defined as the first delayed clock signal. In addition, the delayed clock signal CLKDQ_S is generated in synchronization with the rising edge of the external clock signal CLK and is defined as a second delayed clock signal.

레이턴시 제어부(120)는 DLL(130)에서 생성되는 지연 클럭 신호(CLKDQ_F, CLKDQ_S)에 응답하여 독출 시작/종료 신호(COSRD)를 지연시키고, 지연된 결과에 의해 레이턴시 신호(LATENCY)를 발생시킨다. 여기에서, 레이턴시 신호(LATENCY)는 외부 클럭 신호(CLK)에 대해서 몇 번째 클럭 이후에 데이타를 출력할 것인지를 나타낸다. The latency controller 120 delays the read start / end signal COSRD in response to the delay clock signals CLKDQ_F and CLKDQ_S generated by the DLL 130, and generates the latency signal LATENCY based on the delayed result. Here, the latency signal LATENCY indicates the number of clocks after which the data is to be output for the external clock signal CLK.

출력 제어부(140)는 레이턴시 제어부(120)에서 생성된 레이턴시 신호 (LATENCY)와 제1, 제2 지연 클럭 신호(CLKDQ_F, CLKDQ_S)에 응답하여 출력 버퍼 제어 신호(PTRST)를 생성한다. 여기에서, 출력 버퍼 제어 신호(PTRST)는 데이타 독출 시 출력 데이타를 제어하는데 사용된다. The output controller 140 generates an output buffer control signal PTRST in response to the latency signal LATENCY and the first and second delayed clock signals CLKDQ_F and CLKDQ_S generated by the latency controller 120. Here, the output buffer control signal PTRST is used to control the output data at the time of reading the data.

출력 버퍼(160)는 출력 제어부(140)에서 생성되는 출력 버퍼 제어 신호(PTRST)에 응답하여, 출력하고자하는 소정의 데이타(DO1)를 버퍼링하고, 상기 버퍼링된 데이타를 출력 단자 DOUT를 통하여 출력한다. The output buffer 160 buffers predetermined data DO1 to be output in response to the output buffer control signal PTRST generated by the output control unit 140, and outputs the buffered data through the output terminal DOUT. .

도 2는 도 1에 도시된 레이턴시 제어 회로를 나타내는 상세한 회로도이다. 도 2를 참조하면, 레이턴시 제어 회로는 지연부(100), 레이턴시 제어부(120), DLL(130), 출력 제어부(140) 및 출력 버퍼(160)로 구성된다. FIG. 2 is a detailed circuit diagram illustrating the latency control circuit shown in FIG. 1. Referring to FIG. 2, the latency control circuit includes a delay unit 100, a latency controller 120, a DLL 130, an output controller 140, and an output buffer 160.

도 2의 지연부(100)는 직렬 연결된 다수의 인버터들(101~10n)로 구성된다. 여기에서, 인버터들(101~10n)의 지연 시간은 DLL을 사용하는 반도체 장치에서의 데 이타 독출 시 모든 레이턴시를 만족할 수 있을 정도의 지연 시간으로 설정되는 것이 바람직하다. 또한, 도 2의 지연부(100)는 직렬 연결된 인버터들이 아니라, 다른 구조의 지연 소자들로 구성될 수 있다. The delay unit 100 of FIG. 2 includes a plurality of inverters 101 to 10n connected in series. Here, the delay times of the inverters 101 to 10n are preferably set to a delay time that satisfies all the latencies when reading data from the semiconductor device using the DLL. In addition, the delay unit 100 of FIG. 2 may be composed of delay elements having different structures, not inverters connected in series.

도 2를 참조하면, 레이턴시 제어부(120)는 전송 제어부(200), 신호 전달부 (220), 레이턴시 신호 생성부(230)를 포함한다. Referring to FIG. 2, the latency controller 120 includes a transmission controller 200, a signal transmitter 220, and a latency signal generator 230.

전송 제어부(200)는 DLL(130)에서 생성되는 제1,제2지연 클럭 신호들(CLKDQ_F 및 CLKDQ_S)과 레이턴시 지시 신호(CL3DLL, CL2DLL)를 조합하고, 상기 조합된 결과를 전송 제어 신호(CON)로서 출력한다. 이를 위해, 전송 제어부(200)는 앤드 게이트들(202,204), 노아 게이트(206) 및 인버터(208)를 포함한다. 앤드 게이트(202)는 레이턴시 지시 신호(CL3DLL)와 제1지연 클럭 신호(CLKDQ_F)를 논리곱하고, 논리곱된 결과를 출력한다. 앤드 게이트(204)는 레이턴시 지시 신호(CL2DLL)와 제2지연 클럭 신호(CLKDQ_S)를 논리곱하고, 논리곱된 결과를 출력한다. 노아 게이트(206)는 앤드 게이트들(202,204)의 출력 신호를 반전 논리합하고, 반전 논리합된 결과를 출력한다. 인버터(208)는 노아 게이트(206)의 출력 신호를 반전시켜 전송 제어 신호(CON)를 생성한다. 여기에서, 레이턴시 지시 신호들(CL2DLL, CL3DLL)은 모드 레지스터 세팅(Mode Register Setting:이하, MRS)에 의해 설정된 값이다. The transmission control unit 200 combines the first and second delayed clock signals CLKDQ_F and CLKDQ_S and the latency indication signals CL3DLL and CL2DLL generated by the DLL 130, and transmits the combined result to the transmission control signal CON. Output as To this end, the transfer control unit 200 includes end gates 202 and 204, a noah gate 206, and an inverter 208. The AND gate 202 ANDs the latency indication signal CL3DLL and the first delayed clock signal CLKDQ_F, and outputs the ANDed result. The AND gate 204 ANDs the latency indication signal CL2DLL and the second delayed clock signal CLKDQ_S, and outputs the ANDed result. The NOR gate 206 inverts AND the output signals of the AND gates 202 and 204 and outputs the result of the inverted AND. The inverter 208 inverts the output signal of the NOR gate 206 to generate the transmission control signal CON. Here, the latency indication signals CL2DLL and CL3DLL are values set by mode register settings (hereinafter referred to as MRS).

신호 전달부(220)는 전송 제어부(200)에서 생성된 전송 제어 신호(CON)에 응답하여 독출 시작/종료 신호(COSRD)를 래치하고, 래치된 독출 시작/종료 신호를 전송한다. 이를 위해, 신호 전달부(220)는 전송 게이트들(TG21, TG22, TG23), 래치들(22,24,26) 및 인버터(28)를 포함한다. 인버터(28)는 전송 제어 신호(CON)를 반전시켜 전송 게이트들(TG21~TG23)의 동작을 제어하는데 이용한다. 여기에서, 전송 게이트들의 수는 독출 명령 이후의 최대 레이턴시 수에 따라 정해진다. The signal transmitter 220 latches the read start / end signal COSRD in response to the transmission control signal CON generated by the transmission control unit 200 and transmits the latched read start / end signal. To this end, the signal transmitter 220 includes transmission gates TG21, TG22, and TG23, latches 22, 24, and 26, and an inverter 28. The inverter 28 inverts the transmission control signal CON and uses it to control the operations of the transmission gates TG21 to TG23. Here, the number of transmission gates is determined according to the maximum latency number after the read command.

구체적으로, 전송 게이트(TG21)는 전송 제어 신호(CON)와 반전된 전송 제어 신호에 의해서 온/오프 제어되며, 턴온된 상태에서 독출 시작/종료 신호(COSRD)를 전달한다. 여기에서, 전송 게이트(TG21)는 전송 제어 신호(CON)가 하이 레벨일 때 턴온된다. 래치(22)는 입력과 출력이 서로 맞물린 인버터들(22a,22b)로 구성되고, 전송 게이트(TG21)를 통해서 전달되는 독출 시작/종료 신호(COSRD)를 래치한다. 전송 게이트(TG22)는 전송 제어 신호(CON)와 반전된 전송 제어 신호에 의해 온/오프 제어되며, 턴온된 상태에서 래치(22)에서 출력된 독출 시작/종료 신호 (COSRD)를 전달한다. 여기에서, 전송 게이트(TG22)는 전송 제어 신호(CON)가 로우 레벨일 때 턴온된다. 래치(24)는 인버터들(24a, 24b)로 구성되고, 전송 게이트 (TG22)를 통해서 전달되는 신호를 래치한다. 즉, 레이턴시가 2로 설정될 경우에는 상기 래치(24)의 출력 신호가 레이턴시 신호 생성부(230)로 인가된다. 전송 게이트(TG23)는 전송 제어 신호(CON)와 반전된 전송 제어 신호(CON)에 응답하여 온/오프 제어되며, 턴온된 상태에서 래치(24)의 출력 신호를 전달한다. 또한, 전송 게이트(23)는 전송 제어 신호(CON)가 하이 레벨일 때 턴온된다. 래치(26)는 인버터들(26a, 26b)로 구성되고, 전송 게이트(TG23)의 출력 신호를 래치한다. 즉, 레이턴시가 3으로 설정되는 경우에는 상기 래치(26)의 출력 신호가 레이턴시 신호 생성부(230)로 인가된다. In detail, the transmission gate TG21 is controlled on / off by the transmission control signal CON and the inverted transmission control signal, and transmits the read start / end signal COSRD in the turned on state. Here, the transmission gate TG21 is turned on when the transmission control signal CON is at a high level. The latch 22 is composed of inverters 22a and 22b in which an input and an output are engaged with each other, and latches a read start / end signal COSRD transmitted through the transmission gate TG21. The transmission gate TG22 is controlled on / off by the transmission control signal CON and the inverted transmission control signal, and transmits the read start / end signal COSRD output from the latch 22 in the turned on state. Here, the transmission gate TG22 is turned on when the transmission control signal CON is at a low level. The latch 24 is composed of inverters 24a and 24b and latches a signal transmitted through the transmission gate TG22. That is, when the latency is set to 2, the output signal of the latch 24 is applied to the latency signal generator 230. The transmission gate TG23 is on / off controlled in response to the transmission control signal CON and the inverted transmission control signal CON, and transfers the output signal of the latch 24 in the turned on state. In addition, the transmission gate 23 is turned on when the transmission control signal CON is at a high level. The latch 26 consists of inverters 26a and 26b and latches the output signal of the transfer gate TG23. That is, when the latency is set to 3, the output signal of the latch 26 is applied to the latency signal generator 230.

레이턴시 신호 생성부(230)는 레이턴시 지시 신호(CL2DLL 또는 CL3DLL)에 응 답하여 래치(24)의 출력을 레이턴시 신호(LATENCY)로서 생성하거나, 래치(26)의 출력을 반전시켜 레이턴시 신호(LATENCY)로서 생성한다. 이를 위해, 레이턴시 신호 생성부(230)는 인버터들(232,234,236)과 전송 게이트들(TG24,TG25)을 포함한다. 구체적으로, 인버터(232)는 신호 전달부(220)의 래치(26)의 출력 신호를 반전시킨다. 또한, 인버터(234)는 레이턴시 지시 신호(CL2DLL)의 출력 신호를 반전시키고, 반전된 결과를 전송 게이트(TG24)의 PMOS 게이트 입력으로 인가한다. 전송 게이트(TG24)는 레이턴시 지시 신호(CL2DLL)에 응답하여 래치(24)의 출력 신호를 레이턴시 신호(LATENCY)로서 출력한다. 또한, 인버터(236)는 레이턴시 지시 신호(CL3DLL)를 반전시키고, 반전된 결과를 전송 게이트(TG25)의 PMOS게이트 입력으로 인가한다. 전송 게이트(TG25)는 레이턴시 지시 신호(CL3DLL)에 응답하여 인버터(232)의 출력 신호를 레이턴시 신호(LATENCY)로서 출력한다. 즉, 레이턴시가 2일 때는 래치(24)의 출력 신호가 레이턴시 신호(LATENCY)가 되고, 레이턴시가 3일 때는 래치(26)의 반전된 출력 신호가 레이턴시 신호(LATENCY)가 된다. The latency signal generation unit 230 generates an output of the latch 24 as a latency signal LATENCY in response to the latency indication signal CL2DLL or CL3DLL, or inverts the output of the latch 26 as a latency signal LATENCY. Create To this end, the latency signal generator 230 includes inverters 232, 234 and 236 and transmission gates TG24 and TG25. In detail, the inverter 232 inverts the output signal of the latch 26 of the signal transmission unit 220. The inverter 234 inverts the output signal of the latency indication signal CL2DLL and applies the inverted result to the PMOS gate input of the transfer gate TG24. The transfer gate TG24 outputs the output signal of the latch 24 as the latency signal LATENCY in response to the latency indication signal CL2DLL. Inverter 236 also inverts latency indication signal CL3DLL and applies the inverted result to the PMOS gate input of transfer gate TG25. The transmission gate TG25 outputs the output signal of the inverter 232 as the latency signal LATENCY in response to the latency indication signal CL3DLL. That is, when the latency is 2, the output signal of the latch 24 becomes the latency signal LATENCY, and when the latency is 3, the inverted output signal of the latch 26 becomes the latency signal LATENCY.

도 2의 출력 제어부(140)는 인버터(244), 낸드 게이트(242), 노아 게이트 (246), PMOS트랜지스터(MP21) 및 NMOS트랜지스터(MN21)로 구성된다. 낸드 게이트 (242)는 레이턴시 신호(LATENCY)와, 소정 시간 지연된 제1지연 클럭 신호 (CLKDQ_FD)를 반전 논리곱하고, 반전 논리곱된 결과를 출력한다. 인버터(244)는 상기 CLKDQ_FD를 반전시키고, 반전된 신호를 노아 게이트(246)의 제1입력으로 인가한다. 노아 게이트(246)는 인버터(244)의 출력 신호와 레이턴시 신호 (LATENCY)를 반전 논리합하고, 반전 논리합된 결과를 출력한다. PMOS트랜지스터 (MP21)는 낸드 게 이트(242)의 출력 신호에 의해 게이팅되어 출력 버퍼 제어 신호 (PTRST)를 생성한다. NMOS트랜지스터(MN21)는 PMOS트랜지스터(MP21)와 접지(VSS) 사이에 직렬 연결되며, 노아 게이트(246)의 출력 신호에 의해 게이팅되어 출력 버퍼 제어 신호(PTRST)를 생성한다. 즉, 레이턴시 신호(LATENCY)가 인에이블되면, 지연된 제1지연 클럭 신호(CLKDQ_FD)가 하이 레벨이 될 때, 낸드 게이트(242)의 출력 신호가 로우 레벨이 된다. 이 때, PMOS트랜지스터(MP21)가 턴온되고, NMOS트랜지스터(MN21)가 턴오프되어 하이 레벨의 출력 버퍼 제어 신호(PTRST)가 생성된다. 반면, 레이턴시 신호(LATENCY)가 로우 레벨로 디스에이블되면, CLKDQ_FD가 로우 레벨이 될 때 노아 게이트(246)의 출력 신호가 하이 레벨이 된다. 이 때, NMOS트랜지스터(MN21)가 턴온되어 출력 버퍼 제어 신호(PTRST)가 로우 레벨이 된다. The output control unit 140 of FIG. 2 includes an inverter 244, a NAND gate 242, a NOR gate 246, a PMOS transistor MP21, and an NMOS transistor MN21. The NAND gate 242 inverts AND the latency signal LATENCY and the predetermined delayed first delayed clock signal CLKDQ_FD, and outputs the result of the inverted AND. The inverter 244 inverts the CLKDQ_FD and applies the inverted signal to the first input of the NOR gate 246. The NOR gate 246 inverts and ORs the output signal of the inverter 244 and the latency signal LATENCY, and outputs the result of the inverted AND. The PMOS transistor MP21 is gated by the output signal of the NAND gate 242 to generate an output buffer control signal PTRST. The NMOS transistor MN21 is connected in series between the PMOS transistor MP21 and the ground VSS and is gated by an output signal of the NOR gate 246 to generate an output buffer control signal PTRST. That is, when the latency signal LATENCY is enabled, when the delayed first delayed clock signal CLKDQ_FD becomes high, the output signal of the NAND gate 242 becomes low. At this time, the PMOS transistor MP21 is turned on and the NMOS transistor MN21 is turned off to generate a high level output buffer control signal PTRST. On the other hand, when the latency signal LATENCY is disabled at the low level, the output signal of the NOR gate 246 is at the high level when the CLKDQ_FD becomes the low level. At this time, the NMOS transistor MN21 is turned on so that the output buffer control signal PTRST is at a low level.

출력 버퍼(160)는 낸드 게이트(262), PMOS트랜지스터(MP22) 및 NMOS 트랜지스터(MN22)를 포함한다. 낸드 게이트(262)는 출력 제어부(140)에서 생성되는 출력 버퍼 제어 신호(PTRST)와 입력 데이타(D01)를 반전 논리곱하여 출력한다. PMOS 트랜지스터(MP22)와 NMOS트랜지스터(MN22)는 하나의 인버팅 버퍼를 구성하며, 낸드 게이트(262)의 출력 신호를 반전시켜 출력 단자 DOUT를 통하여 출력한다. 즉, 출력 버퍼 제어 신호(PTRST)가 하이 레벨로 인에이블되면, 입력 데이타 (DO1)가 하이 레벨인 경우에 낸드 게이트(262)의 출력 신호는 로우 레벨이 된다. 따라서, PMOS트랜지스터(MP22)가 턴온되어 하이 레벨의 출력 데이타를 생성한다. 반면, 출력 버퍼 제어 신호(PTRST)가 인에이블된 상태에서 데이타(DO1)가 로우 레벨이면, 낸드 게이트(262)의 출력 신호는 하이 레벨이 된다. 이 때, NMOS 트랜지스터(MN22)가 턴온되 어 출력 데이타는 로우 레벨이 된다. The output buffer 160 includes a NAND gate 262, a PMOS transistor MP22, and an NMOS transistor MN22. The NAND gate 262 inverts and outputs the output buffer control signal PTRST and the input data D01 generated by the output controller 140. The PMOS transistor MP22 and the NMOS transistor MN22 constitute one inverting buffer, and invert the output signal of the NAND gate 262 and output it through the output terminal DOUT. That is, when the output buffer control signal PTRST is enabled at the high level, the output signal of the NAND gate 262 is at the low level when the input data DO1 is at the high level. Thus, the PMOS transistor MP22 is turned on to generate high level output data. On the other hand, when the data DO1 is at a low level while the output buffer control signal PTRST is enabled, the output signal of the NAND gate 262 is at a high level. At this time, the NMOS transistor MN22 is turned on so that the output data is at a low level.

도 3(a)~도 3(m)은 도 2에 도시된 회로의 동작을 설명하기 위한 파형도 들로서, 도 3(a)는 외부 클럭 신호(CLK)를 나타내고, 도 3(b)는 내부 클럭 신호(PCLK)를 나타내고, 도 3(c)는 독출 시작/종료 신호(COSRD)를 나타낸다. 또한, 도 3(d)와 도 3(e)는 각각 제1지연 클럭 신호(CLKDQ_F) 및 CLKDQ_F의 지연된 신호인 CLKDQ_FD를 나타내고, 도 3(f)와 도 3(g)는 각각 제2지연 클럭 신호(CLKDQ_S) 및 CLKDQ_S의 지연된 신호인 CLKDQ_SD를 나타낸다. 또한, 도 3(h) 와 도 3(i)는 각각 레이턴시가 2와 3인 경우의 레이턴시 신호(LATENCY)를 나타내고, 도 3(j)와 도 3(k)는 각각 레이턴시가 2와 3인 경우의 출력 버퍼 제어 신호(PTRST)를 나타낸다. 도 3(l)과 도 3(m)은 각각 레이턴시가 2와 3인 경우에 출력 단자 DOUT를 통하여 출력되는 데이타를 나타낸다. 3 (a) to 3 (m) are waveform diagrams for explaining the operation of the circuit shown in FIG. 2, FIG. 3 (a) shows an external clock signal CLK, and FIG. The clock signal PCLK is shown, and FIG. 3C shows the read start / end signal COSRD. 3 (d) and 3 (e) show CLKDQ_FD which is a delayed signal of the first delayed clock signal CLKDQ_F and CLKDQ_F, respectively, and FIGS. 3F and 3G respectively show a second delayed clock. The signal CLKDQ_S and CLKDQ_SD which are delayed signals of CLKDQ_S are shown. 3 (h) and 3 (i) show latency signals LATENCY when the latency is 2 and 3, respectively, and FIGS. 3 (j) and 3 (k) have latency 2 and 3, respectively. The output buffer control signal PTRST in this case is shown. 3 (l) and 3 (m) show data output through the output terminal DOUT when the latency is 2 and 3, respectively.

이하에서, 도 2 및 도 3을 참조하여 본 발명에 따른 레이턴시 제어 회로의 동작이 구체적으로 기술된다. 먼저, 도 3(a)와 같이 인가되는 외부 클럭 신호(CLK)는 소정 시간 지연되어 도 3(b)와 같은 내부 클럭 신호(PCLK)로서 생성된다. 또한, 도 3(b)의 내부 클럭 신호(PCLK)가 상승하는 엣지에서 도 3(c)에 도시된 독출 시작/종료 신호(COSRD)가 인에이블된다. 도 2의 DLL(130)은 외부 클럭 신호(CLK)의 하강 엣지에서 도 3(d)의 제1지연 클럭 신호(CLKDQ_F)를 발생시키고, 상승 엣지에서는 도 3(f)의 제2지연 클럭 신호(CLKDQ_S)를 발생시킨다. 또한, 제1지연 클럭 신호(CLKDQ_F)보다 소정 시간 지연되어 도 3(e)의 CLKDQ_FD가 생성되고, 제2지연 클럭 신호(CLKDQ_S)보다 소정 시간 지연되어 도 3(g)의 CLKDQ_SD가 생성된다. Hereinafter, the operation of the latency control circuit according to the present invention will be described in detail with reference to FIGS. 2 and 3. First, the external clock signal CLK applied as shown in FIG. 3 (a) is delayed for a predetermined time and generated as the internal clock signal PCLK as shown in FIG. 3 (b). In addition, the read start / end signal COSRD shown in FIG. 3C is enabled at the edge at which the internal clock signal PCLK of FIG. 3B rises. The DLL 130 of FIG. 2 generates the first delayed clock signal CLKDQ_F of FIG. 3D at the falling edge of the external clock signal CLK, and the second delayed clock signal of FIG. 3F at the rising edge. (CLKDQ_S) is generated. In addition, CLKDQ_FD of FIG. 3 (e) is generated by a predetermined time delay from the first delayed clock signal CLKDQ_F, and CLKDQ_SD of FIG. 3 (g) is generated by a predetermined time delay of the second delayed clock signal CLKDQ_S.

우선, 레이턴시가 2인 경우의 동작이 기술된다. 이 때, MRS에 의해 레이턴시 지시 신호(CL2DLL)가 하이 레벨로 설정된다. 즉, 전송 제어부(200)의 앤드 게이트(202)의 출력 신호는 로우 레벨이고, 앤드 게이트(204)의 출력 신호는 제2지연 클럭 신호(CLKDQ_S)가 하이 레벨이 되는 시점에서 하이 레벨이 된다. 따라서, 노아 게이트(206)와 인버터(208)를 통하여 출력되는 신호는 하이 레벨이 되어 전송 게이트(TG21, TG23)를 턴온시킨다. 이 때, 독출 시작/종료 신호 (COSRD)는 전송 게이트(TG21)를 통하여 래치(22)에 인가되고, 반전된 상태로 래치된다. 이후에, 제2지연 클럭 신호(CLKDQ_S)가 하이 레벨에서 로우 레벨로 전이되면, 전송 제어부(200)에서 생성되는 전송 제어 신호(CON)는 로우 레벨이 된다. 따라서, 신호 전달부(220)의 전송 게이트(TG22)가 턴온되고, 래치(22)에 래치된 신호가 전달된다. 즉, 래치(22)의 출력 신호는 래치(24)에 인가되어 다시 반전된 상태로 래치된다. 이 때, 래치(22)의 출력 상태는 로우 레벨이었으므로, 래치(24)의 출력 신호는 하이 레벨이 된다. 또한, CL2DLL는 하이 레벨로 유지되므로, 레이턴시 신호 생성부(230)의 전송 게이트(TG24)가 턴온되어 도 3(h)와 같은 레이턴시 신호(LATENCY)가 생성된다. 따라서, 레이턴시 신호 (LATENCY)가 인에이블 된 상태에서 도 3(e)에 도시된 CLKDQ_FD가 상승할 때 도 3(j)와 같은 출력 버퍼 제어 신호(PTRST)가 생성된다. 이와 같이, 출력 버퍼 제어 신호(PTRST)는 제1지연 클럭 신호(CLKDQ_FD)에 응답하여 발생된다. 따라서, 도 2의 출력 버퍼(160)에 인가되는 데이타(DO1)는 출력 버퍼 제어 신호(PTRST)에 응답하여 도 3(l)과 같이 P30시점의 외부 클럭 신호(CLK)에 동기되어 출력 단자 DOUT를 통하여 출력된다. First, the operation when the latency is two is described. At this time, the latency indication signal CL2DLL is set to a high level by the MRS. That is, the output signal of the AND gate 202 of the transfer control unit 200 is at a low level, and the output signal of the AND gate 204 is at a high level when the second delayed clock signal CLKDQ_S becomes a high level. Therefore, the signals output through the NOR gate 206 and the inverter 208 become high level to turn on the transfer gates TG21 and TG23. At this time, the read start / end signal COSRD is applied to the latch 22 through the transfer gate TG21 and latched in an inverted state. Subsequently, when the second delayed clock signal CLKDQ_S transitions from a high level to a low level, the transmission control signal CON generated by the transmission control unit 200 becomes a low level. Therefore, the transmission gate TG22 of the signal transmission unit 220 is turned on and the latched signal is transmitted to the latch 22. That is, the output signal of the latch 22 is applied to the latch 24 and latched in an inverted state again. At this time, since the output state of the latch 22 was at the low level, the output signal of the latch 24 is at the high level. In addition, since the CL2DLL is maintained at a high level, the transmission gate TG24 of the latency signal generator 230 is turned on to generate the latency signal LATENCY as shown in FIG. 3 (h). Therefore, when the CLKDQ_FD shown in FIG. 3E rises with the latency signal LATENCY enabled, the output buffer control signal PTRST as shown in FIG. 3J is generated. In this way, the output buffer control signal PTRST is generated in response to the first delayed clock signal CLKDQ_FD. Accordingly, the data DO1 applied to the output buffer 160 of FIG. 2 is synchronized with the external clock signal CLK at the time point P30 as shown in FIG. 3 (l) in response to the output buffer control signal PTRST. Output through

한편, 레이턴시가 3인 경우의 동작에 관하여 기술된다. 이 때, 레이턴시 지시 신호(CL3DLL)가 하이 레벨로 설정된다. 이러한 경우에 전송 제어부(200)의 앤드 게이트(204)의 출력 신호는 로우 레벨이고, 앤드 게이트(202)의 출력 신호는 CLKDQ_F가 하이 레벨이 되는 시점에서 하이 레벨이 된다. 따라서, 노아 게이트 (206)와 인버터(208)를 통하여 출력되는 신호는 하이 레벨이 되어 전송 게이트(TG21, TG23)를 턴온시킨다. 이 때, 독출 시작/종료 신호(COSRD)는 래치(22)에 먼저 반전되어 래치되고, 다음 CLKDQ_F가 로우 레벨이 되면 래치(24)에 인가되어 다시 반전된 상태로 래치된다. 따라서, CLKDQ_F가 다시 하이 레벨이 되는 시점에서 래치(24)에 래치되어 있던 하이 레벨의 신호는, 턴온된 전송 게이트(TG23)를 통하여 래치(26)로 전달된다. 이 때, 래치(26)의 출력 신호는 로우 레벨이 되고, 인버터(232)를 통하여 하이 레벨로 반전된다. 따라서, 레이턴시 신호 생성부(230)에서 전송 게이트(TG25)가 턴온되어 도 3(i)와 같은 하이 레벨의 레이턴시 신호(LATENCY)가 생성된다. 즉, 도 3을 참조하면, 레이턴시가 3인 경우에는 독출 시작/종료 신호(COSRD)가 인에이블된 상태에서 도 3(d)에 도시된 제1지연 클럭 신호(CLKDQ_F)가 한 번 발생된 후 1클럭 뒤에 레이턴시 신호(LATENCY)가 발생됨을 알 수 있다. 즉, 3이라는 레이턴시 조건에 맞도록 독출 시작/종료 신호(COSRD)가 전송 게이트들(TG21,TG22,TG23)을 통하여 전달되어 레이턴시 신호(LATENCY)로서 출력된다. 이 때, 레이턴시 신호(LATENCY)가 하이 레벨로 인에이블된 상태에서 도 3(e)에 도시된 CLKDQ_FD가 상승하면 그 상승 시점에서 도 3(k)와 같은 출력 버퍼 제어 신호(PTRST)가 생성된다. 따라서, 도 2의 출력 버퍼(160)에 인가되는 데이타(DO1)는 출력 버퍼 제어 신호(PTRST)에 응답하여 도 3(m)과 같이 출력 단자 DOUT를 통하여 출력된다. On the other hand, the operation when the latency is three is described. At this time, the latency indication signal CL3DLL is set to a high level. In this case, the output signal of the AND gate 204 of the transfer control unit 200 is at a low level, and the output signal of the AND gate 202 is at a high level when CLKDQ_F becomes a high level. Therefore, the signals output through the NOR gate 206 and the inverter 208 become high level to turn on the transfer gates TG21 and TG23. At this time, the read start / end signal COSRD is first inverted and latched by the latch 22, and when the next CLKDQ_F is at the low level, the read start / end signal COSRD is applied to the latch 24 and latched in the inverted state again. Therefore, when the level of CLKDQ_F becomes high again, the high level signal latched to the latch 24 is transferred to the latch 26 through the turned-on transfer gate TG23. At this time, the output signal of the latch 26 goes to the low level and is inverted to the high level through the inverter 232. Accordingly, the transmission gate TG25 is turned on in the latency signal generator 230 to generate a high level latency signal LATENCY as shown in FIG. 3 (i). That is, referring to FIG. 3, when the latency is 3, the first delayed clock signal CLKDQ_F shown in FIG. 3 (d) is generated once when the read start / end signal COSRD is enabled. It can be seen that the latency signal LATENCY is generated after one clock. That is, the read start / end signal COSRD is transmitted through the transmission gates TG21, TG22, and TG23 to meet the latency condition of 3 and is output as the latency signal LATENCY. At this time, if the CLKDQ_FD shown in FIG. 3 (e) rises while the latency signal LATENCY is enabled at a high level, the output buffer control signal PTRST as shown in FIG. 3 (k) is generated at the rising point. . Therefore, the data DO1 applied to the output buffer 160 of FIG. 2 is output through the output terminal DOUT as shown in FIG. 3 (m) in response to the output buffer control signal PTRST.

이와 같이, 본 발명에서는 데이타 독출 시 레이턴시에 따라서 데이타들이 정확히 외부 클럭 신호(CLK)에 동기되어 출력될 수 있다. 도 3을 참조하면, 레이턴시가 2인 경우에 데이타가 출력되어야 할 시점(P30)의 외부 클럭 신호(CLK)가 N번째 클럭 신호라 가정하면, 도 3(d)에 도시된 제1지연 클럭 신호(CLKDQ_F)는 DLL에서 외부 클럭 신호(CLK)에 동기된 N-1번째 클럭 신호가 된다. 따라서, 본 발명에서는 설정된 레이턴시에 의해서 외부 클럭 신호(CLK)의 N(>1)번째 클럭에 동기되어 데이타가 출력될 때, 출력 버퍼 제어 신호(PTRST)는 지연된 제1지연 클럭 신호(CLKDQ_FD)의 N-1번째 클럭에 의해 생성된다. 또한, 출력 버퍼 제어 신호(PTRST)는 지연된 제2지연 클럭 신호(CLKDQ_SD)에 의해 생성되도록 구현될 수 있다. As described above, according to the present invention, data may be output exactly in synchronization with an external clock signal CLK according to a latency when data is read. Referring to FIG. 3, assuming that the external clock signal CLK at the time point P30 at which data is to be output when the latency is 2 is the N-th clock signal, the first delayed clock signal shown in FIG. 3 (d). CLKDQ_F becomes the N-th clock signal synchronized with the external clock signal CLK in the DLL. Therefore, in the present invention, when data is output in synchronization with the N (> 1) th clock of the external clock signal CLK by the set latency, the output buffer control signal PTRST is applied to the delayed first delayed clock signal CLKDQ_FD. Generated by the N-1 th clock. In addition, the output buffer control signal PTRST may be implemented to be generated by the delayed second delayed clock signal CLKDQ_SD.

또한, 도 2 및 도 3에는 각각 레이턴시가 2인 경우와 3인 경우에 대해서 제2지연 클럭 신호(CLKDQ_S)와 제1지연 클럭 신호(CLKDQ_F)를 이용하여 생성되는 것으로 예를 들었으나, 그 반대의 경우로 설계되는 것도 가능하다. 이와 같이, 반대의 경우에 대해서 레이턴시 신호가 설계되는 경우에는 그에 따른 독출 시작/종료 신호(COSRD)의 지연 시간도 적절하게 조정되어야 한다. 즉, 본 발명에서는 내부 클럭 신호(PCLK)를 이용하여 레이턴시 신호를 생성하지 않고, DLL 클럭 신호인 제1,제2지연 클럭 신호(CLKDQ_F, CLKDQ_S)를 이용한다. 따라서, 전송 게이트와 같은 스위칭 소자를 이용하여 독출 시작/종료 신호의 타이밍을 제어함으로써 정확히 레이 턴시 신호를 생성할 수 있다. 또한, 레이턴시 신호에 의해서 출력 데이타는 정확히 외부 클럭 신호에 동기될 수 있다. 2 and 3 illustrate that the second delayed clock signal CLKDQ_S and the first delayed clock signal CLKDQ_F are generated for the case where the latency is 2 and 3, respectively, and vice versa. It is also possible to be designed in the case of. As such, when the latency signal is designed for the opposite case, the delay time of the read start / end signal COSRD accordingly should be adjusted accordingly. That is, in the present invention, the first and second delayed clock signals CLKDQ_F and CLKDQ_S which are DLL clock signals are used without generating a latency signal using the internal clock signal PCLK. Therefore, by using a switching element such as a transfer gate, the timing of the read start / end signal can be controlled to accurately generate the latency signal. In addition, the latency data allows the output data to be exactly synchronized to the external clock signal.

본 발명에 따르면, 외부 클럭 신호에 정확히 동기되는 DLL클럭 신호를 이용하여 지연 시간에 의한 오차가 발생되지 않도록 레이턴시 신호를 생성할 수 있다. 또한, 레이턴시에 따라서 외부 클럭 신호의 엣지 이전에 발생되는 DLL 클럭 신호를 이용하여 출력 버퍼를 제어함으로써 출력 데이타가 정확히 외부 클럭 신호에 동기되어 출력될 수 있다는 효과가 있다. According to the present invention, a latency signal can be generated so that an error due to a delay time does not occur using a DLL clock signal that is exactly synchronized with an external clock signal. In addition, by controlling the output buffer using a DLL clock signal generated before the edge of the external clock signal according to the latency, the output data can be output exactly in synchronization with the external clock signal.

Claims (3)

외부에서 데이타 독출 시 시작/종료를 알리는 신호를 입력하여 소정 시간 지연시키고, 상기 지연된 신호를 독출 시작/종료 신호로서 출력하는 지연부; A delay unit configured to delay a predetermined time by inputting a signal indicating start / end when reading data from an external source, and output the delayed signal as a read start / end signal; 외부 클럭 신호를 소정 시간 지연시키고, 상기 외부 클럭 신호의 제1, 제2엣지에 동기되는 제1, 제2지연 클럭 신호를 생성하는 지연 동기 루프; A delay synchronization loop delaying an external clock signal for a predetermined time and generating first and second delayed clock signals synchronized with first and second edges of the external clock signal; 소정의 레이턴시 지시 신호에 응답하여 상기 지연 동기 루프에서 출력되는 상기 제1, 제2지연 클럭 신호 중 어느 하나를 전송 제어 신호로 생성하고, 상기 전송 제어 신호에 응답하여 상기 독출 시작/종료 신호를 지연시키고, 상기 지연된 결과를 레이턴시 신호로서 발생시키는 레이턴시 제어부; Generates one of the first and second delayed clock signals output from the delay lock loop as a transmission control signal in response to a predetermined latency indication signal, and delays the read start / end signal in response to the transmission control signal. A latency controller configured to generate the delayed result as a latency signal; 상기 레이턴시 제어부에서 생성된 상기 레이턴시 신호와 상기 제1 또는 제2지연 클럭 신호에 응답하여 독출 시의 데이타 출력을 제어하기 위한 출력 버퍼 제어 신호를 생성하는 출력 제어부; 및An output controller configured to generate an output buffer control signal for controlling data output at the time of reading in response to the latency signal generated by the latency controller and the first or second delayed clock signal; And 상기 출력 버퍼 제어 신호에 응답하여 데이타를 버퍼링하고, 상기 버퍼링된 데이타를 출력 데이타로서 생성하는 출력 버퍼를 구비하는 것을 특징으로 하는 레이턴시 제어 회로. And an output buffer configured to buffer data in response to the output buffer control signal and to generate the buffered data as output data. 제1항에 있어서, 상기 레이턴시 제어부는, The method of claim 1, wherein the latency control unit, 서로 병렬 연결되는 다수의 전송 게이트들과, 상기 각 전송 게이트들의 출력 신호를 래치하는 다수의 래치들을 구비하고, 상기 전송 제어 신호에 응답하여 상기 독출 시작/종료 신호를 전달하는 신호 전달부; 및A signal transfer unit including a plurality of transmission gates connected in parallel to each other and a plurality of latches for latching output signals of the respective transmission gates, and transmitting the read start / end signal in response to the transmission control signal; And 상기 신호 전달부를 통하여 전달된 상기 독출 시작/종료 신호를 상기 레이턴시 지시 신호에 응답하여 상기 레이턴시 신호로서 출력하는 레이턴시 신호 생성부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로. And a latency signal generator for outputting the read start / end signal transmitted through the signal transfer unit as the latency signal in response to the latency indication signal. 제1항에 있어서, 상기 레이턴시 제어 회로는, The circuit of claim 1, wherein the latency control circuit comprises: 설정된 레이턴시에 의해서 상기 외부 클럭 신호의 N(>1)번째 클럭에 동기되어 데이타가 출력될 때, 상기 출력 버퍼 제어 신호는 상기 제1 또는 제2지연 클럭 신호의 N-1번째 클럭에 의해 생성되는 것을 특징으로 하는 레이턴시 제어 회로. When data is output in synchronization with the N (> 1) th clock of the external clock signal by a set latency, the output buffer control signal is generated by the N-1th clock of the first or second delayed clock signal. Latency control circuit, characterized in that.
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