KR100968444B1 - Circuit for generating data output enable signal and semiconductor memory device including the same - Google Patents

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Abstract

본 발명은 데이터 출력 타이밍을 제어하기 위한 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치에 관한 것으로서, 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부; 지연고정루프 회로가 디스에이블 상태일 때 상기 지연고정루프 회로에서 발생하는 내부 클럭의 에지에서 상기 기준 출력 인에이블 신호를 순차적으로 쉬프트시켜 복수의 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부; 및 상기 복수의 출력 인에이블 신호 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 한다.

Figure R1020070108425

The present invention relates to a data output enable signal generation circuit for generating a data output enable signal for controlling data output timing, and a semiconductor memory device having the same, wherein the read command is synchronized with an edge of an external clock to which a read command is input and has a burst length. A reference output enable signal generator configured to generate a reference output enable signal having an enable interval corresponding to the reference output enable signal; An output enable signal output unit configured to sequentially shift the reference output enable signal at an edge of an internal clock generated by the delay locked loop circuit to output a plurality of output enable signals when the delay locked loop circuit is disabled; And a mux unit for selecting one of the plurality of output enable signals corresponding to a preset cas latency and outputting the data output enable signal.

Figure R1020070108425

Description

데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치{CIRCUIT FOR GENERATING DATA OUTPUT ENABLE SIGNAL AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}CIRCUIT FOR GENERATING DATA OUTPUT ENABLE SIGNAL AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 출력 타이밍을 제어하기 위한 데이터 출력 인에이블 신호를 생성하는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output enable signal generation circuit for generating a data output enable signal for controlling data output timing and a semiconductor memory device having the same.

일반적으로, 반도체 메모리 장치는 리드 동작시 카스 레이턴시(CAS Latency)와 더불어 지연고정루프(Delay Locked Loop : DLL) 회로에서 생성된 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭 중 어느 하나의 에지에 맞추어 데이터를 출력하기 위하여, 데이터의 출력 인에이블을 제어하는 데이터 출력 인에이블 신호를 사용한다.In general, a semiconductor memory device is adapted to the edge of any one of a rising delay locked loop clock and a falling delay locked loop clock generated by a delay locked loop (DLL) circuit along with cas latency in a read operation. In order to output data, a data output enable signal that controls the output enable of the data is used.

이때, 지연고정루프 회로는 외부 세팅, 예를 들어, EMRS(Extended Mode Register Set)에 따라 인에이블 또는 디스에이블 상태일 수 있다. 지연고정루프 회로가 인에이블 상태인 경우, 외부 클럭은 지연고정루프 회로에서 설정되는 지연량만큼 지연되어 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력된 다. 반면에, 지연고정루프 회로가 디스에이블 상태인 경우, 외부 클럭은 최소 지연을 거쳐 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력된다.In this case, the delay locked loop circuit may be in an enabled or disabled state according to an external setting, for example, an extended mode register set (EMRS). When the delay locked loop circuit is enabled, the external clock is delayed by a delay amount set by the delay locked loop circuit and output as a rising delay locked loop clock and a falling delay locked loop clock. On the other hand, when the delay locked loop circuit is disabled, the external clock is output as a rising delay locked loop clock and a falling delay locked loop clock after a minimum delay.

지연고정루프 회로가 디스에이블인 상태에서 종래의 반도체 메모리 장치의 데이터 출력 인에이블 신호의 생성 동작을 도 1을 참조하여 살펴보면, 우선, 외부 클럭 CLK은 디스에이블 상태의 지연고정루프 회로를 거쳐 최소 지연되어 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL으로 출력된다. 여기서, 상기 최소 지연은 지연고정루프 회로에 의해 조정되는 지연을 제외한 버퍼 및 내부 회로 등에 의한 지연을 의미한다.Referring to FIG. 1, the operation of generating a data output enable signal of a conventional semiconductor memory device in a state in which a delay locked loop circuit is disabled is described below. The output is output to the rising delay locked loop clock RCLKDLL and the falling delay locked loop clock FCLKDLL. Here, the minimum delay means a delay caused by a buffer, an internal circuit, or the like except for a delay adjusted by a delay lock loop circuit.

또한, 외부 클럭 CLK에 동기되어 리드 커맨드 CMD가 입력될 때 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 에지를 기준으로 기준 출력 인에이블 신호 OE00가 생성된다. 여기서, 기준 출력 인에이블 신호 OE00의 펄스 폭은 버스트 랭스(Burst Length)에 대응된다.In addition, when the read command CMD is input in synchronization with the external clock CLK, the reference output enable signal OE00 is generated based on the edge of the external clock CLK to which the read command CMD is input. Here, the pulse width of the reference output enable signal OE00 corresponds to the burst length.

그 후, 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지에 동기되는 라이징 지연고정루프 펄스 RCLKDLLP가 생성되고, 폴링 지연고정루프 클럭 FCLKDLL의 라이징 에지에 동기되는 폴링 지연고정루프 펄스 FCLKDLLP가 생성된다. 여기서, 라이징 지연고정루프 펄스 RCLKDLLP는 출력 인에이블 신호 OE05를 쉬프트하여 복수의 출력 인에이블 신호 OE10, OE20, OE30, OE40, OE50, OE60를 생성하기 위한 펄스 신호이고, 폴링 지연고정루프 펄스 FCLKDLLP는 기준 출력 인에이블 신호 OE00를 쉬프트하여 복수의 출력 인에이블 신호 OE05, OE15, OE25, OE35, OE45, OE55를 생성하기 위한 펄스 신호이다.Thereafter, a rising delay locked loop pulse RCLKDLLP is generated which is synchronized with the rising edge of the rising delay locked loop clock RCLKDLL, and a falling delay locked loop pulse FCLKDLLP is generated which is synchronized with the rising edge of the falling delay locked loop clock FCLKDLL. Here, the rising delay fixed loop pulse RCLKDLLP is a pulse signal for generating a plurality of output enable signals OE10, OE20, OE30, OE40, OE50, and OE60 by shifting the output enable signal OE05, and the falling delay fixed loop pulse FCLKDLLP is a reference. A pulse signal for shifting the output enable signal OE00 to generate a plurality of output enable signals OE05, OE15, OE25, OE35, OE45, and OE55.

이러한 펄스들 RCLKDLLP, FCLKDLLP에 의해 기준 출력 인에이블 신호 OE00가 쉬프트되어 복수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60로 생성된다.The reference output enable signal OE00 is shifted by these pulses RCLKDLLP and FCLKDLLP to generate a plurality of output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60.

그리고, 복수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60 중 기설정된 카스 레이턴시에 대응되는 어느 하나가 최종적으로 데이터 출력 인에이블 신호로 출력된다.In addition, any one of the plurality of output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60 corresponding to a preset cas latency is finally used as a data output enable signal. Is output.

이와 같이, 종래의 반도체 메모리 장치는 리드 커맨드 CMD가 입력된 외부 클럭 CLK을 기준으로 기준 출력 인에이블 신호 OE00를 생성하고, 기준 출력 인에이블 신호 OE00를 각 펄스 RCLKDLLP, FCLKDLLP의 인에이블 구간에서 쉬프트시켜 복수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성한다.As described above, the conventional semiconductor memory device generates the reference output enable signal OE00 based on the external clock CLK to which the read command CMD is input, and shifts the reference output enable signal OE00 in the enable period of each pulse RCLKDLLP and FCLKDLLP. A plurality of output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55 and OE60 are generated.

이러한 기준 출력 인에이블 신호 OE00를 쉬프트시켜 복수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성하는 회로는 종래에, 도 2의 구조를 갖는 복수의 회로가 직렬 연결된 구조를 갖는다.The circuit for shifting the reference output enable signal OE00 to generate a plurality of output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60 is conventionally shown in FIG. A plurality of circuits having a structure have a structure connected in series.

도 2를 참조하면, 종래의 출력 인에이블 신호를 생성하는 회로는 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP와 지연고정루프 디스에이블 신호 DISDLL가 모두 인에이블 상태일 때 출력 인에이블 신호 OEIN를 전달하는 전달부(20)와, 리셋 신호 OERSTB가 디스에이블 상태일 때 전달부(20)에서 전달된 신호를 래치하여 출력 인에이블 신호 OEIN와 동일한 인에이블 구간을 갖는 출력 인에이블 신호 OEOUT로 출력하는 래치부(22)를 포함한다. 여기서, 출력 인에이블 신호 OEIN가 기준 출력 인에이블 신호 OE00인 경우, 전달부(20)로 폴링 지연고정루프 펄스 FCLKDLLP가 입력되고 출력 인에이블 신호 OEOUT로서 출력 인에이블 신호 OE05가 출력된다.Referring to FIG. 2, a circuit for generating a conventional output enable signal includes an output enable signal OEIN when both a rising delay locked loop pulse RCLKDLLP or a falling delay locked loop pulse FCLKDLLP and a delay locked loop disable signal DISDLL are enabled. When the reset signal OERSTB is in the disabled state, the transmission unit 20 for transmitting the signal is output to the output enable signal OEOUT having the same enable period as the output enable signal OEIN by latching the signal transmitted from the transmission unit 20. The latch unit 22 is included. Here, when the output enable signal OEIN is the reference output enable signal OE00, the polling delayed fixed loop pulse FCLKDLLP is input to the transfer unit 20, and the output enable signal OE05 is output as the output enable signal OEOUT.

즉, 종래의 출력 인에이블 신호를 생성하는 회로는 폴링 지연고정루프 펄스 FCLKDLLP가 인에이블, 즉, 하이 레벨 상태일 때 출력 인에이블 신호 OE00를 쉬프트시켜 출력 인에이블 신호 OE05로 출력하고, 라이징 지연고정루프 펄스 RCLKDLLP가 하이 레벨 상태일 때 출력 인에이블 신호 OE05를 쉬프트시켜 출력 인에이블 신호 OE10로 출력하며, 이러한 쉬프트 동작을 연속적으로 수행하여 나머지 출력 인에이블 신호들 OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60을 순차적으로 출력한다.That is, the conventional circuit for generating the output enable signal outputs the output enable signal OE05 by shifting the output enable signal OE00 when the polling delay lock loop pulse FCLKDLLP is enabled, that is, at a high level, and fixes the rising delay. When the loop pulse RCLKDLLP is in a high level state, the output enable signal OE05 is shifted and output as the output enable signal OE10. The shift operation is continuously performed, and the remaining output enable signals OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60 are output sequentially.

하지만, 고주파 동작에서 지연고정루프 회로가 디스에이블 상태인 경우, 도 3에 도시된 바와 같이, 종래의 반도체 메모리 장치가 출력 인에이블 신호 OE05를 생성하는데 있어서 정상(도 3에 표기된 '05')보다 1클럭 앞선(도 3에 표기된 '-05') 폴링 지연고정루프 펄스 FCLKDLLP와 출력 인에이블 신호 OE00가 겹치는 현상이 발생할 수 있으며, 이에 따라 출력 인에이블 신호 OE05가 정상보다 빠르게 만들어져 데이터 출력 타이밍 오류(Fail)를 발생시킬 수 있는 문제점이 있다.However, in the high frequency operation, when the delay locked loop circuit is in the disabled state, as shown in FIG. 3, the conventional semiconductor memory device generates the output enable signal OE05 rather than normal ('05' shown in FIG. 3). The polling delay fixed loop pulse FCLKDLLP and the output enable signal OE00 overlap one clock earlier ('-05' shown in FIG. 3), which causes the output enable signal OE05 to be generated faster than normal, thereby causing a data output timing error. There is a problem that can cause a failure.

즉, 지연고정루프 회로가 디스에이블 상태에서 외부 클럭 CLK을 기준으로 폴링 지연고정루프 펄스 FCLKDLLP가 지연된 시간은 주파수에 상관없이 일정하지만, 출력 인에이블 신호 OE00와 폴링 지연고정루프 펄스 FCLKDLLP 간의 인에이블 타이 밍 차이는 고주파로 갈수록 작아진다. 이러한 원인으로 출력 인에이블 신호 OE00의 인에이블 시점이 폴링 지연고정루프 펄스 FCLKDLLP의 정상보다 1클럭 앞선 인에이블 구간과 겹쳐져서 출력 인에이블 신호 OE05가 출력 인에이블 신호 OE00와 거의 동일한 시점에 인에이블될 수 있다. 그에 따라, 출력 인에이블 신호들 OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60도 정상보다 빠르게 인에이블되어 데이터 출력 타이밍 오류가 발생할 수 있는 문제점이 있다.That is, while the delay locked loop circuit is disabled, the time that the delayed delay locked loop pulse FCLKDLLP is delayed based on the external clock CLK is constant regardless of frequency, but the enable tie between the output enable signal OE00 and the falling delay locked loop pulse FCLKDLLP is fixed. The dimming difference becomes smaller with higher frequencies. For this reason, the enable time of the output enable signal OE00 overlaps the enable period one clock ahead of the normal of the delayed delay locked loop pulse FCLKDLLP so that the output enable signal OE05 is enabled at about the same time as the output enable signal OE00. Can be. Accordingly, there is a problem that the output enable signals OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60 are also enabled faster than normal to cause a data output timing error.

본 발명은 지연고정루프 회로가 디스에이블 상태일 때 데이터 출력 타이밍의 오류를 방지할 수 있는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치를 제공한다. 특히, 본 발명은 반도체 메모리 장치의 고주파 동작시 생성되는 출력 인에이블 신호들에 의한 데이터 출력 타이밍 오류를 방지하기 위해 적용될 수 있다.The present invention provides a data output enable signal generation circuit capable of preventing an error in data output timing when the delay locked loop circuit is in a disabled state, and a semiconductor memory device having the same. In particular, the present invention can be applied to prevent data output timing error due to output enable signals generated during high frequency operation of a semiconductor memory device.

본 발명에 따른 데이터 출력 인에이블 신호 생성 회로는, 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부; 지연고정루프 회로가 디스에이블 상태일 때 상기 지연고정루프 회로에서 발생하는 내부 클럭의 에지에서 상기 기준 출력 인에이블 신호를 순차적으로 쉬프트시켜 복수의 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부; 및 상기 복수의 출력 인에이블 신호 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 한다.The data output enable signal generation circuit according to the present invention includes a reference output enable signal generator for generating a reference output enable signal having an enable period corresponding to a burst length and synchronized with an edge of an external clock to which a read command is input. ; An output enable signal output unit configured to sequentially shift the reference output enable signal at an edge of an internal clock generated by the delay locked loop circuit to output a plurality of output enable signals when the delay locked loop circuit is disabled; And a mux unit for selecting one of the plurality of output enable signals corresponding to a preset cas latency and outputting the data output enable signal.

상기 지연고정루프 회로에서 발생하는 상기 내부 클럭은 상기 외부 클럭의 라이징 에지로부터 발생하는 라이징 지연고정루프 클럭과, 상기 외부 클럭의 폴링 에지로부터 발생하는 폴링 지연고정루프 클럭을 포함함이 바람직하다.The internal clock generated by the delay locked loop circuit may include a rising delay locked loop clock generated from a rising edge of the external clock and a falling delay locked loop clock generated from a falling edge of the external clock.

상기 구성에서, 상기 출력 인에이블 신호 출력부는, 상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부; 및 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부;를 포함함이 바람직하다.In the above configuration, the output enable signal output unit generates a rising delay locked loop pulse synchronized with a rising edge of the rising delay locked loop clock and a falling delay locked loop pulse synchronized with a rising edge of the falling delay locked loop clock. A pulse generator; And sequentially shifting the reference output enable signal at the rising edge of the falling delay locked loop pulse and the rising edge of the rising delay locked loop pulse when the delay locked loop circuit is in a disabled state. It is preferable to include; an output enable signal generator for generating a.

상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴이 바람직하다.Preferably, the output enable signal generator shifts the reference output enable signal sequentially from the rising edge of the polling delay locked loop clock that is generated after the reference output enable signal is generated.

이러한 상기 출력 인에이블 신호 생성부는, 상기 지연고정루프 회로를 디스에이블시키는 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 제 2 출력 인에이블 신호로 출력하는 복수의 제 2 쉬프트부;를 포함함이 바람직하다.The output enable signal generator is controlled by a delay locked loop disable signal for disabling the delay locked loop circuit, and shifts the reference output enable signal at the rising edge of the falling delay locked loop pulse. A first shift unit outputting the first output enable signal; And an operation controlled by the delay locked loop disable signal, and sequentially shifting the first output enable signal at a rising edge of the rising delay locked loop pulse and a rising edge of the falling delay locked loop pulse. And a plurality of second shift units output as a second output enable signal.

상기 출력 인에이블 신호 생성부에 구비되는 상기 제 1 쉬프트부는, 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부; 상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부; 상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함이 바람직하다.The first shift unit included in the output enable signal generation unit may combine both the delay locked loop disable signal and the falling delay locked loop pulse to both the delay locked loop disable signal and the falling delay locked loop pulse. A control unit for outputting a control signal enabled when enabled; A first latch unit configured to latch the reference output enable signal in response to disabling the control signal; And a second latch unit configured to latch the signal latched by the first latch unit in response to the control signal to be output as the first output enable signal.

여기서, 상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호의 펄스 폭에 대응되는 시간 동안 래치하며, 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨이 바람직하다.The first and second latch units latch the input signals for a time corresponding to the pulse width of the reference output enable signal, and are initialized by reset signals input from the outside.

본 발명에 따른 반도체 메모리 장치는 외부 클럭을 지연 및 고정시켜 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력하며, 지연고정루프 디스에이블 신호에 의해 상기 지연 및 고정 동작이 디스에이블되는 지연고정루프 회로; 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하며, 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 클럭의 라이징 에지와 상기 라이징 지연고정루프 클럭의 라이징 에지에서 각각 쉬프트시켜 복수의 출력 인에이블 신호를 출력하고, 상기 기준 출력 인에이블 신호 및 상기 쉬프트된 신호들 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 데이터 출력 인에이블 신호로 출력하는 데이터 출력 인에이블 신호 생성 회로; 및 상기 데이터 출력 인에이블 신호에 동기되어 데이터를 구동하는 출력 드라이버;를 포함함을 특징으로 한다.The semiconductor memory device according to the present invention delays and locks an external clock to output a rising delay locked loop clock and a falling delay locked loop clock, and a delay locked loop in which the delay and fixed operations are disabled by a delay locked loop disable signal. Circuit; A reference output enable signal synchronized with an edge of an external clock to which a read command is input and having an enable period corresponding to a burst length; and generating the reference output enable signal when the delay lock loop circuit is in a disabled state. Outputs a plurality of output enable signals by shifting at the rising edge of the falling delay locked loop clock and the rising edge of the rising delay locked loop clock, respectively, and outputs a plurality of output enable signals to a preset cas latency among the reference output enable signal and the shifted signals. A data output enable signal generation circuit for outputting a corresponding one as a data output enable signal; And an output driver for driving data in synchronization with the data output enable signal.

상기 구성에서, 상기 출력 인에이블 신호 생성 회로는, 상기 외부 클럭, 상기 리드 커맨드, 및 상기 버스트 랭스 정보를 이용하여 상기 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부; 상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부; 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및 상기 기준 출력 인에이블 신호 및 상기 복수의 출력 인에이이블 신호 중 상기 카스 레이턴시에 대응되는 어느 하나를 선택하여 상기 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함이 바람직하다.In the above configuration, the output enable signal generation circuit may include: a reference output enable signal generator configured to generate the reference output enable signal using the external clock, the read command, and the burst length information; A pulse generator configured to generate a rising delay locked loop pulse synchronized with a rising edge of the rising delay locked loop clock and a falling delay locked loop pulse synchronized with a rising edge of the falling delay locked loop clock; The operation is controlled by the delay locked loop disable signal, and the reference output enable signal is sequentially shifted at the rising edge of the falling delay locked loop pulse and the rising edge of the rising delay locked loop pulse, thereby providing the plurality of output in. An output enable signal generator for generating an enable signal; And a mux unit for selecting one of the reference output enable signal and the plurality of output enable signals corresponding to the cas latency and outputting the data output enable signal.

상기 기준 출력 인에이블 신호 생성부는 상기 리드 커맨드가 입력되는 상기 외부 클럭의 라이징 에지에서 인에이블되고 상기 버스트 랭스에 대응되는 버스트 전송의 종료를 알리는 버스트 종료 신호가 인에이블 되는 시점에 디스에이블되는 상기 기준 출력 인에이블 신호를 생성함이 바람직하다.The reference output enable signal generator is enabled at the rising edge of the external clock to which the read command is input and is disabled when the burst end signal indicating the end of the burst transmission corresponding to the burst length is enabled. It is desirable to generate an output enable signal.

상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴이 바람직하다.Preferably, the output enable signal generator shifts the reference output enable signal sequentially from the rising edge of the polling delay locked loop clock that is generated after the reference output enable signal is generated.

이러한 상기 출력 인에이블 신호 생성부는, 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 복수의 제 2 출력 인에이블 신호로 출력하는 복수의 제 2 쉬프트부;를 포함함이 바람직하다.The output enable signal generator is controlled by the delay locked loop disable signal, and shifts the reference output enable signal on the rising edge of the falling delay locked loop pulse to output the first output enable signal. A first shift unit; And an operation controlled by the delay locked loop disable signal, and sequentially shifting the first output enable signal at a rising edge of the rising delay locked loop pulse and a rising edge of the falling delay locked loop pulse. And a plurality of second shift units for outputting the second output enable signal.

상기 출력 인에이블 신호 생성부에 구비되는 상기 제 1 쉬프트부는, 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부; 상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부; 상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함이 바람직하다.The first shift unit included in the output enable signal generation unit may combine both the delay locked loop disable signal and the falling delay locked loop pulse to both the delay locked loop disable signal and the falling delay locked loop pulse. A control unit for outputting a control signal enabled when enabled; A first latch unit configured to latch the reference output enable signal in response to disabling the control signal; And a second latch unit configured to latch the signal latched by the first latch unit in response to the control signal to be output as the first output enable signal.

여기서, 상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호의 펄스 폭에 대응되는 시간 동안 래치하며, 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨이 바람직하다.The first and second latch units latch the input signals for a time corresponding to the pulse width of the reference output enable signal, and are initialized by reset signals input from the outside.

본 발명은 지연고정루프 회로가 디스에이블 상태일 때 외부 클럭의 에지에 동기되어 발생하는 기준 출력 인에이블 신호를 지연고정루프 회로로부터 제공되는 내부 클럭의 에지에 순차적으로 동기되도록 쉬프트시켜 출력 인에이블 신호들을 생성함으로써, 상기 출력 인에이블 신호들에 의한 데이터 출력 타이밍 오류를 방지할 수 있는 효과가 있다.The present invention shifts a reference output enable signal generated in synchronization with an edge of an external clock when the delay locked loop circuit is in a disabled state so as to be sequentially synchronized with an edge of an internal clock provided from the delay locked loop circuit. By generating them, data output timing errors due to the output enable signals can be prevented.

본 발명은 지연고정루프 회로가 디스에이블 상태일 때 기준 출력 인에이블 신호를 상기 지연고정루프 회로로부터 제공되는 내부 클럭의 에지에서 순차적으로 쉬프트시켜 출력 인에이블 신호들을 생성함으로써, 데이터 출력 타이밍 오류를 방지할 수 있는 데이터 출력 인에이블 신호 생성 회로 및 그를 구비하는 반도체 메모리 장치를 개시한다.The present invention prevents data output timing errors by sequentially shifting a reference output enable signal at an edge of an internal clock provided from the delay locked loop circuit when the delay locked loop circuit is in a disabled state, thereby generating output enable signals. A data output enable signal generation circuit capable of performing the above and a semiconductor memory device having the same are provided.

구체적으로, 도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치는 지연고정루프 회로(40), 데이터 출력 인에이블 신호 생성 회로(42), 및 출력 드라이버(44)를 포함한다.Specifically, referring to FIG. 4, the semiconductor memory device according to the present invention includes a delay locked loop circuit 40, a data output enable signal generation circuit 42, and an output driver 44.

지연고정루프 회로(40)는 외부 클럭 CLK을 지연 및 고정시켜 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL으로 출력하며, 지연고정루프 디스에이블 신호 DISDLL에 의해 상기 지연 및 고정 동작이 디스에이블된다. 여기서, 라이징 지연고정루프 클럭 RCLKDLL은 외부 클럭 CLK의 라이징 에지로부터 발생되고, 폴링 지연고정루프 클럭 FCLKDLL은 외부 클럭 CLK의 폴링 에지로부터 발생된다. 그리고, 지연고정루프 회로(40)가 디스에이블 상태, 즉, 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태인 경우, 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL은 외부 클럭 CLK이 지연고정루프 회로(40)에 의해 지연 및 고정되지 않고 버퍼 및 내부 회로 등을 거치면서 지연되어 발생하는 클럭들이다.The delay locked loop circuit 40 delays and locks the external clock CLK to output the rising delay locked loop clock RCLKDLL and the falling delay locked loop clock FCLKDLL, and the delay and fixed operations are disabled by the delay locked loop disable signal DISDLL. do. Here, the rising delay locked loop clock RCLKDLL is generated from the rising edge of the external clock CLK, and the falling delay locked loop clock FCLKDLL is generated from the falling edge of the external clock CLK. When the delay locked loop circuit 40 is disabled, that is, the delay locked loop disable signal DISDLL is enabled, the rising delay locked loop clock RCLKDLL and the falling delay locked loop clock FCLKDLL are delay locked by the external clock CLK. The clocks are delayed and not generated by the loop circuit 40 but delayed through the buffer and the internal circuit.

데이터 출력 인에이블 신호 생성 회로(42)는 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 에지에 동기되고 버스트 랭스에 대응되는 펄스 폭을 갖는 기준 출력 인에이블 신호를 생성하며, 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태일 때 상기 기준 출력 인에이블 신호를 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지와 폴링 지연고정루프 클럭 FCLKDLL의 라이징 에지에서 각각 쉬프트시키고, 상기 쉬프트된 신호들 중 기설정된 카스 레이턴시 CL에 대응되는 어느 하나를 데이터 출력 인에이블 신호 OUTEN로 출력한다. 여기서, 상기 기준 출력 인에이블 신호의 펄스 폭은 버스트 전송의 종료를 알리는 버스트 종료 신호 BURST_END에 의해 결정될 수 있다.The data output enable signal generation circuit 42 generates a reference output enable signal having a pulse width corresponding to the burst length and synchronized with the edge of the external clock CLK to which the read command CMD is input, and delay locked loop disable signal DISDLL. The reference output enable signal is shifted at the rising edge of the rising delay lock loop clock RCLKDLL and the rising delay of the falling delay lock loop clock FCLKDLL, respectively, and corresponds to a preset CAS latency among the shifted signals when is enabled. Outputs one of them to the data output enable signal OUTEN. Here, the pulse width of the reference output enable signal may be determined by the burst end signal BURST_END indicating the end of the burst transmission.

출력 드라이버(44)는 데이터 출력 인에이블 신호 OUTEN에 동기되어 데이터 DATA를 구동하여 출력 데이터 DOUT를 출력한다. 즉, 출력 드라이버(44)는 데이터 출력 인에이블 신호 OUTEN의 인에이블 구간 동안 메모리 셀들로부터 전달된 데이터 DATA를 구동하여 출력 데이터 DOUT로 출력한다.The output driver 44 drives data DATA in synchronization with the data output enable signal OUTEN to output the output data DOUT. That is, the output driver 44 drives the data DATA transferred from the memory cells during the enable period of the data output enable signal OUTEN to output the output data DOUT.

이러한 구성을 갖는 본 발명에 따른 반도체 메모리 장치에서, 데이터 출력 인에이블 신호 생성 회로(42)는 도 5와 같은 구성을 포함한다.In the semiconductor memory device according to the present invention having such a configuration, the data output enable signal generation circuit 42 includes the configuration as shown in FIG.

도 5를 참조하면, 데이터 출력 인에이블 신호 생성 회로(42)는 기준 출력 인에이블 신호 생성부(50), 출력 인에이블 신호 출력부, 및 먹스부(56)를 포함한다.Referring to FIG. 5, the data output enable signal generation circuit 42 includes a reference output enable signal generation unit 50, an output enable signal output unit, and a mux unit 56.

기준 출력 인에이블 신호 생성부(50)는 리드 커맨드 CMD, 버스트 종료 신호 BURST_END, 및 외부 클럭 CLK을 이용하여 기준 출력 인에이블 신호 OE00를 생성한다. 여기서, 기준 출력 인에이블 신호 OE00는 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 라이징 에지에서 인에이블되고, 버스트 종료 신호 BURST_END가 인에이블될 때 디스에이블된다.The reference output enable signal generator 50 generates the reference output enable signal OE00 using the read command CMD, the burst end signal BURST_END, and the external clock CLK. Here, the reference output enable signal OE00 is enabled at the rising edge of the external clock CLK to which the read command CMD is input, and is disabled when the burst end signal BURST_END is enabled.

상기 출력 인에이블 신호 출력부는 지연고정루프 회로(40)가 디스에이블 상태일 때 기준 출력 인에이블 신호 OE00를 지연고정루프 회로(40)에서 발생하는 내부 클럭, 즉, 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL의 에지에서 순차적으로 쉬프트시켜 복수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성한다.The output enable signal output unit polls an internal clock generated from the delay lock loop circuit 40, that is, the rising delay lock loop clock RCLKDLL, when the delay lock loop 40 is in the disabled state. A plurality of output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55 and OE60 are generated by shifting sequentially at the edge of the delay locked loop clock FCLKDLL.

여기서, 출력 인에이블 신호 출력부는 펄스 발생부(52)와 출력 인에이블 신호 생성부(54)를 포함하여 구성될 수 있다.The output enable signal output unit may include a pulse generator 52 and an output enable signal generator 54.

펄스 발생부(52)는 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지에 동기되는 라이징 지연고정루프 펄스 RCLKDLLP와, 폴링 지연고정루프 클럭 FCLKDLL의 라이징 에지에 동기되는 폴링 지연고정루프 펄스 FCLKDLLP를 생성한다.The pulse generator 52 generates a rising delay locked loop pulse RCLKDLLP synchronized with the rising edge of the rising delay locked loop clock RCLKDLL, and a falling delay locked loop pulse FCLKDLLP synchronized with the rising edge of the falling delay locked loop clock FCLKDLL.

그리고, 출력 인에이블 신호 생성부(54)는 지연고정루프 디스에이블 신호 DISDLL에 의해 동작이 제어되며, 기준 출력 인에이블 신호 OE00를 라이징 지연고정루프 펄스 RCLKDLLP의 라이징 에지와 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 출력 인에이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60를 생성한다. 여기서, 출력 인에이블 신호 생성부(54)는 기준 출력 인에이블 신호 OE00를 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서부터 순차적으로 쉬프트시킴이 바람직하다. 그리고, 출력 인에이블 신호 생성부(54)에서 생성되는 상기 출력 인에이블 신호들의 수는 반도체 메모리 장치가 지원할 수 있는 카스 레이턴시에 대응될 수 있다. 예를 들어, 반도체 메모리 장치가 카스 레이턴시 6까지 지원하는 경우 출력 인에이블 신호 OE60까지 생성됨이 바람직하다.The operation of the output enable signal generator 54 is controlled by the delay locked loop disable signal DISDLL, and the rising edge of the rising delay locked loop pulse RCLKDLLP and the falling delay locked loop pulse FCLKDLLP are controlled by the delayed fixed loop disable signal DISDLL. The output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60 are sequentially generated at the rising edges. Here, the output enable signal generator 54 preferably shifts the reference output enable signal OE00 sequentially from the rising edge of the falling delay locked loop pulse FCLKDLLP. The number of the output enable signals generated by the output enable signal generator 54 may correspond to the cascade latency that the semiconductor memory device can support. For example, when the semiconductor memory device supports up to cascade latency 6, the output enable signal OE60 may be generated.

먹스부(56)는 기준 출력 인에이블 신호 OE00 및 복수의 출력 인에이이블 신호 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60 중 카스 레이턴시 CL에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호 OUTEN로 출력한다. 예를 들어, 먹스부(56)는 카스 레이턴시 CL가 0인 경우 기준 출력 인에이블 신호 OE00를 데이터 출력 인에이블 신호 OUTEN로 출력하고, 카스 레이턴시 CL가 1인 경우 출력 인에이이블 신호 OE10를 데이터 출력 인에이블 신호 OUTEN로 출력한다.The MUX unit 56 corresponds to the CAS latency among the reference output enable signal OE00 and the plurality of output enable signals OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, and OE60. Select one and output it with the data output enable signal OUTEN. For example, the mux unit 56 outputs the reference output enable signal OE00 as the data output enable signal OUTEN when the cascade latency CL is 0, and outputs the output enable signal OE10 when the cascade latency CL is 1. Output via the enable signal OUTEN.

이러한 구성을 갖는 데이터 출력 인에이블 신호 생성 회로(42)에서, 출력 인에이블 신호 생성부(54)는 직렬 연결되는 복수의 쉬프트부(55)를 포함하며, 각 쉬프트부(55)는 기준 출력 인에이블 신호 OE00 또는 전단의 쉬프트부(55)의 출력을 입력받아서 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 쉬프트시킨다. 예를 들어, 기준 출력 인에이블 신호 OE00를 입력받는 쉬프트부(55)는 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 기준 출력 인에이블 신호 OE00를 쉬프트시켜 출력 인에이블 신호 OE05로 출력하고, 그 후단의 쉬프트부(55)는 라이징 지연고정루프 펄스 RCLKDLLP의 라이징 에지에서 출력 인에이블 신호 OE05를 쉬프트시켜 출력 인에이블 신호 OE10로 출력한다. 이때, 기준 출력 인에이블 신호 OE00를 입력받는 쉬프트부(55)는 기준 출력 인에이블 신호 OE00가 인에이블된 이후의 최초 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 기준 출력 인에이블 신호 OE00를 쉬프트시킴이 바람직하다.In the data output enable signal generation circuit 42 having such a configuration, the output enable signal generator 54 includes a plurality of shift units 55 connected in series, each shift unit 55 being a reference output in. The output of the shift signal 55 of the enable signal OE00 or the front end is input and shifted at the rising edge of the rising delay locked loop pulse RCLKDLLP or the falling delay locked loop pulse FCLKDLLP. For example, the shift unit 55 receiving the reference output enable signal OE00 shifts the reference output enable signal OE00 at the rising edge of the falling delay locked loop pulse FCLKDLLP and outputs it as an output enable signal OE05. The shift unit 55 shifts the output enable signal OE05 at the rising edge of the rising delay locked loop pulse RCLKDLLP and outputs it as the output enable signal OE10. At this time, the shift unit 55 receiving the reference output enable signal OE00 shifts the reference output enable signal OE00 at the rising edge of the first polling delayed fixed loop pulse FCLKDLLP after the reference output enable signal OE00 is enabled. desirable.

그리고, 출력 인에이블 신호 생성부(54)에 포함되는 쉬프트부(55)는 도 6과 같이 구성될 수 있다. 이때, 모든 쉬프트부(55)가 도 6과 같이 구성되거나, 기준 출력 인에이블 신호 OE00를 입력받는 쉬프트부(55)만 도 6과 같이 구성되고, 나머지 쉬프트부(55)는 종래의 도 2와 같이 구성되어도 무방하다.The shift unit 55 included in the output enable signal generator 54 may be configured as shown in FIG. 6. At this time, all of the shift unit 55 is configured as shown in FIG. 6, or only the shift unit 55 receiving the reference output enable signal OE00 is configured as shown in FIG. 6, and the remaining shift unit 55 is different from that of FIG. It may be configured together.

도 6을 참조하면, 쉬프트부(55)는 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP와 지연고정루프 디스에이블 신호 DISDLL를 조합하여 제어 신호 CTRL 및 그와 위상이 반대인 반전 제어 신호 CTRLB로 출력하는 제어부(60), 제어 신호 CTRL의 디스에이블에 응답하여 출력 인에이블 신호 OEIN를 래치하여 출력 인에이블 신호 OE_LAT로 출력하는 래치부(62), 및 제어 신호 CTRL의 인에이블에 응답하여 출력 인에이블 신호 OE_LAT를 래치하여 출력 인에이블 신호 OEOUT로 출력하는 래치부(64)를 포함한다. 여기서, 출력 인에이블 신호 OEIN는 기준 출력 인에이블 신호 OE00 또는 전단의 쉬프트부(55)의 출력을 의미하며, 출력 인에이블 신호 OEOUT는 쉬프트부(55)에 의해 출력 인에이블 신호 OEIN가 쉬프트된 신호를 의미한다. 아울러, 래치부(62,64)는 리셋 신호 OERSTB에 의해 초기화될 수 있다.Referring to FIG. 6, the shift unit 55 combines a rising delay locked loop pulse RCLKDLLP or a falling delay locked loop pulse FCLKDLLP with a delay locked loop disable signal DISDLL to control signal CTRL and an inverted control signal CTRLB in phase with the reverse signal. The control unit 60 outputs the signal to the control unit 60, a latch unit 62 which latches the output enable signal OEIN in response to the disable of the control signal CTRL and outputs the output enable signal OE_LAT, and outputs in response to the enable of the control signal CTRL. And a latch unit 64 for latching the enable signal OE_LAT to output the output enable signal OEOUT. Here, the output enable signal OEIN means the output of the reference output enable signal OE00 or the shift section 55 at the front end, and the output enable signal OEOUT is the signal at which the output enable signal OEIN is shifted by the shift section 55. Means. In addition, the latch units 62 and 64 may be initialized by the reset signal OERSTB.

구체적으로, 제어부(60)는 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP와 지연고정루프 디스에이블 신호 DISDLL를 낸드 조합하여 제어 신호 CTRL로 출력하는 낸드 게이트(ND1)와, 제어 신호 CTRL를 반전하여 반 전 제어 신호 CTRLB로 출력하는 인버터(INV1)를 포함하여 구성될 수 있다.Specifically, the control unit 60 performs a NAND combination of the rising delay locked loop pulse RCLKDLLP or the falling delay locked loop pulse FCLKDLLP and the delay locked loop disable signal DISDLL, and outputs the NAND gate ND1 for outputting the control signal CTRL, and the control signal CTRL. The inverter INV1 may be configured to invert and output the inverted control signal CTRLB.

이러한 구성의 제어부(60)는 지연고정루프 디스에이블 신호 DISDLL가 디스에이블 상태, 즉, 지연고정루프 회로(40)가 인에이블 상태일 때, 디스에이블 상태의 제어 신호 CTRL를 출력한다.The control unit 60 having such a configuration outputs a control signal CTRL in the disabled state when the delay locked loop disable signal DISDLL is in a disabled state, that is, the delay locked loop circuit 40 is in an enabled state.

그리고, 제어부(60)는 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태, 즉, 지연고정루프 회로(40)가 디스에이블 상태일 때, 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP의 상태에 따라 제어 신호 CTRL의 상태를 결정하여 출력한다. 즉, 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP가 인에이블 상태이면, 인에이블 상태의 제어 신호 CTRL가 출력되고, 라이징 지연고정루프 펄스 RCLKDLLP 또는 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태이면, 디스에이블 상태의 제어 신호 CTRL가 출력된다.Then, the control unit 60 is a state of the rising delay fixed loop pulse RCLKDLLP or the falling delay fixed loop pulse FCLKDLLP when the delay locked loop disable signal DISDLL is enabled, that is, the delay locked loop circuit 40 is disabled. According to the control signal CTRL state is determined and output. That is, if the rising delay fixed loop pulse RCLKDLLP or the falling delay fixed loop pulse FCLKDLLP is enabled, the control signal CTRL in the enabled state is outputted, and the rising delay fixed loop pulse RCLKDLLP or the falling delay fixed loop pulse FCLKDLLP is disabled. The control signal CTRL in the disabled state is output.

래치부(62)는 제어 신호 CTRL와 반전 제어 신호 CTRLB에 응답하여 출력 인에이블 신호 OEIN를 전달하는 전송 게이트(TG1), 리셋 신호 OERSTB와 전송 게이트(TG1)의 출력을 낸드 조합하는 낸드 게이트(ND2), 낸드 게이트(ND2)의 출력을 반전하여 전송 게이트(TG1)와 낸드 게이트(ND2) 간을 연결하는 노드로 제공하는 인버터(INV2), 및 낸드 게이트(ND2)의 출력을 반전하여 출력 인에이블 신호 OE_LAT로 출력하는 인버터(INV3)를 포함하여 구성될 수 있다.The latch unit 62 includes a transfer gate TG1 for transmitting the output enable signal OEIN in response to the control signal CTRL and an inversion control signal CTRLB, and a NAND gate ND2 for NAND combining the outputs of the reset signal OERSTB and the transfer gate TG1. ), The inverter INV2 which inverts the output of the NAND gate ND2 to provide a node connecting the transfer gate TG1 and the NAND gate ND2, and the output enable by inverting the output of the NAND gate ND2. It may be configured to include an inverter (INV3) for outputting the signal OE_LAT .

이러한 구성의 래치부(62)는 제어 신호 CTRL의 디스에이블 구간, 즉 하이 레벨구간 동안 전송 게이트(TG1)를 통하여 출력 인에이블 신호 OEIN를 전달하고, 리 셋 신호 OERSTB가 디스에이블 상태, 즉, 하이 레벨일 때 낸드 게이트(ND2)와 인버터(INV2)를 통하여 전송 게이트(TG1)에서 전달된 신호를 래치한다. 이때, 낸드 게이트(ND2)와 인버터(INV2)에 의한 래치 시간은 출력 인에이블 신호 OEIN가 인에이블 상태를 유지하는 시간과 동일함이 바람직하다.The latch portion 62 of this configuration transmits the output enable signal OEIN through the transmission gate TG1 during the disable period of the control signal CTRL, that is, the high level period, and the reset signal OERSTB is disabled, that is, high. At the level, the signal transmitted from the transmission gate TG1 through the NAND gate ND2 and the inverter INV2 is latched. At this time, the latch time by the NAND gate ND2 and the inverter INV2 is preferably equal to the time when the output enable signal OEIN maintains the enabled state.

즉, 래치부(62)는 제어 신호 CTRL가 디스에이블 상태일 때 출력 인에이블 신호 OEIN를 입력받아 래치함으로써, 제어 신호 CTRL가 디스에이블되는 시점에 인에이블되고 출력 인에이블 신호 OEIN와 동일한 펄스 폭을 갖는 출력 인에이블 신호 OE_LAT를 출력한다.That is, the latch unit 62 receives and latches the output enable signal OEIN when the control signal CTRL is in a disabled state, thereby enabling a pulse width that is enabled at the time when the control signal CTRL is disabled and is equal to the output enable signal OEIN. The output enable signal OE_L A T having the output is output.

그리고, 래치부(62)는 리셋 신호 OERSTB가 인에이블 상태, 즉, 로우 레벨일 때 초기화된다.The latch unit 62 is initialized when the reset signal OERSTB is in an enabled state, that is, at a low level.

래치부(64)는 제어 신호 CTRL 및 반전 제어 신호 CTRLB에 응답하여 출력 인에이블 신호 OE_LAT를 전달하는 전송 게이트(TG2), 리셋 신호 OERSTB와 전송 게이트(TG2)의 출력을 낸드 조합하는 낸드 게이트(ND3), 낸드 게이트(ND3)의 출력을 반전하여 전송 게이트(TG2)와 낸드 게이트(ND3) 간을 연결하는 노드로 제공하는 인버터(INV4), 및 낸드 게이트(ND3)의 출력을 반전하여 출력 인에이블 신호 OEOUT로 출력하는 인버터(INV5)를 포함하여 구성될 수 있다.The latch unit 64 includes a transfer gate TG2 that transmits the output enable signal OE_LAT in response to the control signal CTRL and the inversion control signal CTRLB, and a NAND gate ND3 that NAND combines the output of the reset signal OERSTB and the transfer gate TG2. ), The inverter INV4 which inverts the output of the NAND gate ND3 to provide a node connecting the transfer gate TG2 and the NAND gate ND3, and the output enable by inverting the output of the NAND gate ND3. It may be configured to include an inverter (INV5) for outputting the signal OEOUT.

이러한 구성의 래치부(64)는 제어 신호 CTRL의 인에이블 구간, 즉 로우 레벨구간 동안 전송 게이트(TG2)를 통하여 출력 인에이블 신호 OE_LAT를 전달하고, 리셋 신호 OERSTB가 디스에이블 상태, 즉, 하이 레벨일 때 낸드 게이트(ND3)와 인버터(INV4)를 통하여 전송 게이트(TG2)에서 전달된 신호를 래치한다. 이때, 낸드 게 이트(ND3)와 인버터(INV4)에 의한 래치 시간은 출력 인에이블 신호 OE_LAT가 인에이블 상태를 유지하는 시간과 동일함이 바람직하다.The latch unit 64 of this configuration transmits the output enable signal OE_LAT through the transmission gate TG2 during the enable period of the control signal CTRL, that is, the low level period, and the reset signal OERSTB is disabled, that is, the high level. In this case, the signal transmitted from the transmission gate TG2 is latched through the NAND gate ND3 and the inverter INV4. At this time, the latch time by the NAND gate ND3 and the inverter INV4 is preferably equal to the time that the output enable signal OE_LAT maintains the enabled state.

즉, 래치부(64)는 제어 신호 CTRL가 인에이블 상태일 때 출력 인에이블 신호 OE_LAT를 입력받아 래치함으로써, 제어 신호 CTRL가 인에이블되는 시점에 인에이블되고 출력 인에이블 신호 OE_LAT와 동일한 펄스 폭을 갖는 출력 인에이블 신호 OEOUT를 출력한다.That is, the latch unit 64 receives and latches the output enable signal OE_LAT when the control signal CTRL is in an enabled state, thereby enabling a pulse width that is enabled at the time when the control signal CTRL is enabled and has the same pulse width as the output enable signal OE_LAT. Output the enable signal OEOUT.

그리고, 래치부(64)는 리셋 신호 OERSTB가 인에이블 상태, 즉, 로우 레벨일 때 초기화된다.The latch unit 64 is initialized when the reset signal OERSTB is in an enabled state, that is, at a low level.

이하, 도 7을 참조하여 고주파 동작시 본 발명에 따른 반도체 메모리 장치의 데이터 출력 인에이블 신호 OUTEN 생성 동작을 상세히 살펴보기로 한다.Hereinafter, an operation of generating the data output enable signal OUTEN of the semiconductor memory device according to the present invention during high frequency operation will be described in detail with reference to FIG. 7.

우선, 외부 클럭 CLK의 소정 에지에 동기되어 리드 커맨드 CMD가 입력되면, 기준 출력 인에이블 신호 생성부(50)를 통하여 리드 커맨드 CMD가 입력되는 외부 클럭 CLK의 소정 에지에 동기되어 인에이블되고 버스트 랭스에 대응되는 펄스 폭을 갖는 기준 출력 인에이블 신호 OE00가 생성된다.First, when a read command CMD is input in synchronization with a predetermined edge of the external clock CLK, the read command CMD is enabled and burst through the reference output enable signal generator 50 in synchronization with a predetermined edge of the external clock CLK to which the read command CMD is input. A reference output enable signal OE00 with a pulse width corresponding to is generated.

이때, 지연고정루프 디스에이블 신호 DISDLL가 인에이블 상태인 경우, 외부 클럭 CLK이 디스에이블 상태의 지연고정루프 회로(40)를 거침에 따라 소정 지연되어 라이징 지연고정루프 클럭 RCLKDLL과 폴링 지연고정루프 클럭 FCLKDLL으로 출력된다.At this time, when the delay locked loop disable signal DISDLL is in an enabled state, the external clock CLK is delayed by passing through the delay locked loop circuit 40 in the disabled state so that the rising delay locked loop clock RCLKDLL and the falling delay fixed loop clock are fixed. Output to FCLKDLL.

그리고, 펄스 발생부(52)를 통하여 라이징 지연고정루프 클럭 RCLKDLL의 라이징 에지에 동기되어 라이징 지연고정루프 펄스 RCLKDLLP가 발생하고, 폴링 지연 고정루프 클럭 FCLKDLL의 라이징 에지에 동기되어 폴링 지연고정루프 펄스 FCLKDLLP가 발생한다.Then, the rising delay fixed loop pulse RCLKDLLP is generated in synchronization with the rising edge of the rising delay fixed loop clock RCLKDLL through the pulse generator 52, and the falling delay fixed loop pulse FCLKDLLP is synchronized with the rising edge of the falling delay fixed loop clock FCLKDLL. Occurs.

그 후, 기준 출력 인에이블 신호 OE00는 쉬프트부(55)에 구비되는 래치부(62)를 통하여 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태, 즉, 로우 레벨일 때 쉬프트되어 폴링 지연고정루프 펄스 FCLKDLLP의 폴링 에지에서 인에이블되는 출력 인에이블 신호 OE_LAT로 출력된다.Thereafter, the reference output enable signal OE00 is shifted when the falling delay locked loop pulse FCLKDLLP is disabled, that is, at a low level through the latch portion 62 provided in the shift portion 55, and the falling delay locked loop pulse FCLKDLLP. It is output with the output enable signal OE_LAT enabled on the falling edge of.

그리고 나서, 출력 인에이블 신호 OE_LAT는 쉬프트부(55)에 구비되는 래치부(62)를 통하여 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태에서 인에이블 상태로 바뀔 때, 즉, 로우 레벨에서 하이 레벨로 천이될 때 쉬프트되어 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 인에이블되는 출력 인에이블 신호 OE05로 출력된다.Then, the output enable signal OE_LAT is changed from the disabled state to the enabled state when the polling delayed fixed loop pulse FCLKDLLP is changed from the disabled state to the enabled state through the latch portion 62 provided in the shift portion 55. When transitioned, it is shifted and output as an output enable signal OE05 that is enabled on the rising edge of the polling delay locked loop pulse FCLKDLLP.

이후, 출력 인에이블 신호 OE05는 나머지 쉬프트부(55)들을 통하여 라이징 지연고정루프 펄스 RCLKDLLP의 라이징 에지와 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지에서 순차적으로 쉬프트되어 복수의 출력 인에이블 신호 OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60로 출력된다.Thereafter, the output enable signal OE05 is sequentially shifted at the rising edge of the rising delay locked loop pulse RCLKDLLP and the rising edge of the falling delay locked loop pulse FCLKDLLP through the remaining shift units 55 to output the plurality of output enable signals OE10, OE15, and the like. Output is OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 지연고정루프 회로가 디스에이블인 상태에서 기준 출력 인에이블 신호 OE00를 지연고정루프 클럭 RCLKDLL, FCLKDLL의 에지에서 쉬프트시킴으로써, 출력 인에이블 신호들 OE05, OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55, OE60이 정상적인 타이밍에 생성될 수 있다.As described above, in the semiconductor memory device according to the present invention, the output enable signals OE05 are shifted by shifting the reference output enable signal OE00 at the edges of the delayed fixed loop clocks RCLKDLL and FCLKDLL while the delay locked loop circuit is disabled. , OE10, OE15, OE20, OE25, OE30, OE35, OE40, OE45, OE50, OE55 and OE60 can be generated at normal timing.

특히, 고주파 동작시 기준 출력 인에이블 신호 OE00가 인에이블될 때 폴링 지연고정루프 펄스 FCLKDLLP가 인에이블 상태이더라도 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태일 때 기준 출력 인에이블 신호 OE00가 인에이블 상태가 아니었다면 출력 인에이블 신호 OE05는 디스에이블 상태로 유지된다. 출력 인에이블 신호 OE05가 인에이블되기 위해서는 폴링 지연고정루프 펄스 FCLKDLLP가 디스에이블 상태일 때 기준 출력 인에이블 신호 OE00가 인에이블 상태를 유지해야 한다.In particular, when the reference output enable signal OE00 is enabled during high frequency operation, the reference output enable signal OE00 is enabled when the polling delay fixed loop pulse FCLKDLLP is disabled even when the polling delay fixed loop pulse FCLKDLLP is enabled. If not, the output enable signal OE05 remains disabled. In order for the output enable signal OE05 to be enabled, the reference output enable signal OE00 must be enabled when the polling delay locked loop pulse FCLKDLLP is disabled.

이러한 동작을 통해 본 발명에 따른 반도체 메모리 장치는 기준 출력 인에이블 신호 OE00와 폴링 지연고정루프 펄스 FCLKDLLP 간에 1/2 tCK 만큼의 마진을 확보할 수 있으며, 그에 따라, 출력 인에이블 신호 OE05가 정상적인 폴링 지연고정루프 펄스 FCLKDLLP의 라이징 에지(도 7에 표기된 '05')에서 인에이블되어 데이터 출력 타이밍 오류를 방지할 수 있는 효과가 있다.Through this operation, the semiconductor memory device according to the present invention can secure a margin of 1/2 tCK between the reference output enable signal OE00 and the polling delay locked loop pulse FCLKDLLP, so that the output enable signal OE05 is normally polled. It is enabled at the rising edge ('05' shown in FIG. 7) of the delay locked loop pulse FCLKDLLP, thereby preventing the data output timing error.

즉, 본 발명에 따른 반도체 메모리 장치는 지연고정루프 클럭의 특정 상태에서 외부 클럭을 받아들여 래치한 후 특정 상태로 전달함으로써, 지연고정루프 클럭과 외부 클럭 간의 도메인 크로싱(domain crossing) 불량을 해결할 수 있는 효과가 있다.That is, the semiconductor memory device according to the present invention can solve the domain crossing defect between the delay locked loop clock and the external clock by receiving and latching an external clock in a specific state of the delay locked loop clock and transferring the latch to a specific state. It has an effect.

도 1은 지연고정루프 회로가 디스에이블 상태일 때 종래의 반도체 메모리 장치의 출력 인에이블 신호 생성 동작을 나타내는 파형도.1 is a waveform diagram showing an operation of generating an output enable signal of a conventional semiconductor memory device when a delay locked loop circuit is in a disabled state.

도 2는 종래의 반도체 메모리 장치에 구비되는 출력 인에이블 신호 생성 회로를 나타내는 회로도.2 is a circuit diagram showing an output enable signal generation circuit provided in a conventional semiconductor memory device.

도 3은 지연고정루프 회로가 디스에이블 상태이고 고주파 동작시 종래의 반도체 메모리 장치의 출력 인에이블 신호 생성 동작의 문제점을 설명하기 위한 파형도.3 is a waveform diagram illustrating a problem of an output enable signal generation operation of a conventional semiconductor memory device when the delay locked loop circuit is in a disabled state and a high frequency operation is performed;

도 4는 본 발명에 따른 데이터 출력 인에이블 신호 생성 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도.4 is a block diagram illustrating a semiconductor memory device including a data output enable signal generation circuit in accordance with the present invention.

도 5는 도 4의 데이터 출력 인에이블 신호 생성 회로(42)의 상세 구성을 나타내는 블럭도.FIG. 5 is a block diagram showing the detailed configuration of the data output enable signal generation circuit 42 of FIG.

도 6은 도 5의 쉬프트부(55)의 일 예를 나타내는 회로도.FIG. 6 is a circuit diagram illustrating an example of the shift unit 55 of FIG. 5.

도 7은 지연고정루프 회로가 디스에이블 상태이고 고주파 동작시 본 발명에 따른 반도체 메모리 장치의 출력 인에이블 신호 생성 동작을 나타내는 파형도.7 is a waveform diagram illustrating an operation of generating an output enable signal of a semiconductor memory device according to the present invention when the delay locked loop circuit is in a disabled state and operates at a high frequency.

Claims (16)

리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부;A reference output enable signal generator for generating a reference output enable signal synchronized with an edge of an external clock to which a read command is input and having an enable period corresponding to a burst length; 지연고정루프 회로가 디스에이블 상태일 때 상기 지연고정루프 회로에서 발생하는 내부 클럭의 에지에서 상기 기준 출력 인에이블 신호를 순차적으로 쉬프트시켜 복수의 출력 인에이블 신호로 출력하는 출력 인에이블 신호 출력부; 및An output enable signal output unit configured to sequentially shift the reference output enable signal at an edge of an internal clock generated by the delay locked loop circuit to output a plurality of output enable signals when the delay locked loop circuit is disabled; And 상기 복수의 출력 인에이블 신호 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 선택하여 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.And a mux unit for selecting one of the plurality of output enable signals corresponding to a preset cas latency and outputting the data output enable signal. 제 1 항에 있어서,The method of claim 1, 상기 지연고정루프 회로에서 발생하는 상기 내부 클럭은 상기 외부 클럭의 라이징 에지로부터 발생하는 라이징 지연고정루프 클럭과, 상기 외부 클럭의 폴링 에지로부터 발생하는 폴링 지연고정루프 클럭을 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.The internal clock generated by the delay locked loop circuit may include a rising delay locked loop clock generated from a rising edge of the external clock and a falling delay locked loop clock generated from a falling edge of the external clock. Output enable signal generation circuit. 제 2 항에 있어서,The method of claim 2, 상기 출력 인에이블 신호 출력부는,The output enable signal output unit, 상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부; 및A pulse generator configured to generate a rising delay locked loop pulse synchronized with a rising edge of the rising delay locked loop clock and a falling delay locked loop pulse synchronized with a rising edge of the falling delay locked loop clock; And 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.The plurality of output enable signals are shifted by sequentially shifting the reference output enable signal at the rising edge of the falling delay locked loop pulse and the rising edge of the rising delay locked loop pulse when the delay locked loop circuit is disabled. And an output enable signal generator for generating the data output enable signal generation circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.The output enable signal generator sequentially shifts the reference output enable signal from a rising edge of the polling delay locked loop clock, which is generated first after the reference output enable signal is generated. Generating circuit. 제 4 항에 있어서,The method of claim 4, wherein 상기 출력 인에이블 신호 생성부는,The output enable signal generator, 상기 지연고정루프 회로를 디스에이블시키는 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및The operation is controlled by a delay locked loop disable signal for disabling the delay locked loop circuit, and shifting the reference output enable signal at the rising edge of the falling delay locked loop pulse to output a first output enable signal. A first shift portion; And 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 제 2 출력 인에이블 신호로 출력하는 복수의 제 2 쉬프트부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.The operation is controlled by the delay locked loop disable signal, and the first output enable signal is sequentially shifted on the rising edge of the rising delay locked loop pulse and the rising edge of the falling delay locked loop pulse. And a plurality of second shift units for outputting the two output enable signals. 2. 제 5 항에 있어서,The method of claim 5, 상기 제 1 쉬프트부는,The first shift unit, 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부;A control unit which combines the delay locked loop disable signal and the falling delay locked loop pulse to output a control signal enabled when both the delay locked loop disable signal and the falling delay locked loop pulse are enabled; 상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부;A first latch unit configured to latch the reference output enable signal in response to disabling the control signal; 상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.And a second latch unit configured to latch the signal latched by the first latch unit in response to the control signal to be output as the first output enable signal. . 제 6 항에 있어서,The method of claim 6, 상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호 의 펄스 폭에 대응되는 시간 동안 래치함을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.And the first and second latches latch the input signal for a time corresponding to the pulse width of the reference output enable signal. 제 6 항에 있어서,The method of claim 6, 상기 제 1 및 제 2 래치부는 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨을 특징으로 하는 데이터 출력 인에이블 신호 생성 회로.And the first and second latch units are initialized by a reset signal input from an external device, respectively. 외부 클럭을 지연 및 고정시켜 라이징 지연고정루프 클럭과 폴링 지연고정루프 클럭으로 출력하며, 지연고정루프 디스에이블 신호에 의해 상기 지연 및 고정 동작이 디스에이블되는 지연고정루프 회로;A delay locked loop circuit which delays and locks an external clock to output a rising delay locked loop clock and a falling delay locked loop clock, and the delay and fixed operations are disabled by a delay locked loop disable signal; 리드 커맨드가 입력되는 외부 클럭의 에지에 동기되고 버스트 랭스에 대응되는 인에이블 구간을 갖는 기준 출력 인에이블 신호를 생성하며, 상기 지연고정루프 회로가 디스에이블 상태일 때 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 클럭의 라이징 에지와 상기 라이징 지연고정루프 클럭의 라이징 에지에서 각각 쉬프트시켜 복수의 출력 인에이블 신호를 출력하고, 상기 기준 출력 인에이블 신호 및 상기 쉬프트시켜 출력한 상기 복수의 출력 인에이블 신호들 중 기설정된 카스 레이턴시에 대응되는 어느 하나를 데이터 출력 인에이블 신호로 출력하는 데이터 출력 인에이블 신호 생성 회로; 및A reference output enable signal synchronized with an edge of an external clock to which a read command is input and having an enable period corresponding to a burst length; and generating the reference output enable signal when the delay lock loop circuit is in a disabled state. Outputs a plurality of output enable signals by shifting the rising edge of the falling delay locked loop clock and the rising edge of the rising delay locked loop clock, respectively, and outputs the reference output enable signal and the plurality of output enabled by the shifted output. A data output enable signal generation circuit for outputting any one of the signals corresponding to a preset cas latency as a data output enable signal; And 상기 데이터 출력 인에이블 신호에 동기되어 데이터를 구동하는 출력 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.And an output driver configured to drive data in synchronization with the data output enable signal. 제 9 항에 있어서,The method of claim 9, 상기 데이터 출력 인에이블 신호 생성 회로는,The data output enable signal generation circuit, 상기 외부 클럭, 상기 리드 커맨드, 및 상기 버스트 랭스 정보를 이용하여 상기 기준 출력 인에이블 신호를 생성하는 기준 출력 인에이블 신호 생성부;A reference output enable signal generator configured to generate the reference output enable signal using the external clock, the read command, and the burst length information; 상기 라이징 지연고정루프 클럭의 라이징 에지에 동기되는 라이징 지연고정루프 펄스와, 상기 폴링 지연고정루프 클럭의 라이징 에지에 동기되는 폴링 지연고정루프 펄스를 생성하는 펄스 생성부;A pulse generator configured to generate a rising delay locked loop pulse synchronized with a rising edge of the rising delay locked loop clock and a falling delay locked loop pulse synchronized with a rising edge of the falling delay locked loop clock; 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지와 상기 라이징 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및The operation is controlled by the delay locked loop disable signal, and the reference output enable signal is sequentially shifted at the rising edge of the falling delay locked loop pulse and the rising edge of the rising delay locked loop pulse, thereby providing the plurality of output in. An output enable signal generator for generating an enable signal; And 상기 기준 출력 인에이블 신호 및 상기 복수의 출력 인에이이블 신호 중 상기 카스 레이턴시에 대응되는 어느 하나를 선택하여 상기 데이터 출력 인에이블 신호로 출력하는 먹스부;를 포함함을 특징으로 하는 반도체 메모리 장치.And a mux unit which selects one of the reference output enable signal and the plurality of output enable signals corresponding to the cas latency and outputs the data output enable signal. 제 10 항에 있어서,The method of claim 10, 상기 기준 출력 인에이블 신호 생성부는 상기 리드 커맨드가 입력되는 상기 외부 클럭의 라이징 에지에서 인에이블되고 상기 버스트 랭스에 대응되는 버스트 전송의 종료를 알리는 버스트 종료 신호가 인에이블 되는 시점에 디스에이블되는 상기 기준 출력 인에이블 신호를 생성함을 특징으로 하는 반도체 메모리 장치.The reference output enable signal generator is enabled at the rising edge of the external clock to which the read command is input and is disabled when the burst end signal indicating the end of the burst transmission corresponding to the burst length is enabled. And generating an output enable signal. 제 10 항에 있어서,The method of claim 10, 상기 출력 인에이블 신호 생성부는 상기 기준 출력 인에이블 신호를 상기 기준 출력 인에이블 신호가 생성된 이후 최초 발생하는 상기 폴링 지연고정루프 클럭의 라이징 에지에서부터 순차적으로 쉬프트시킴을 특징으로 하는 반도체 메모리 장치.And the output enable signal generator sequentially shifts the reference output enable signal from a rising edge of the polling delay locked loop clock that is generated first after the reference output enable signal is generated. 제 12 항에 있어서,13. The method of claim 12, 상기 출력 인에이블 신호 생성부는,The output enable signal generator, 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 기준 출력 인에이블 신호를 상기 폴링 지연고정루프 펄스의 라이징 에지에서 쉬프트시켜 제 1 출력 인에이블 신호로 출력하는 제 1 쉬프트부; 및An operation controlled by the delay locked loop disable signal and shifting the reference output enable signal at the rising edge of the falling delay locked loop pulse to output a first output enable signal; And 상기 지연고정루프 디스에이블 신호에 의해 동작이 제어되며, 상기 제 1 출력 인에이블 신호를 상기 라이징 지연고정루프 펄스의 라이징 에지와 상기 폴링 지연고정루프 펄스의 라이징 에지에서 순차적으로 쉬프트시켜 상기 복수의 제 2 출력 인에이블 신호로 출력하는 복수의 제 2 쉬프트부;를 포함함을 특징으로 하는 반도체 메모리 장치.The operation is controlled by the delay locked loop disable signal, and the first output enable signal is sequentially shifted on the rising edge of the rising delay locked loop pulse and the rising edge of the falling delay locked loop pulse. And a plurality of second shift units for outputting the second output enable signal. 제 13 항에 있어서,The method of claim 13, 상기 제 1 쉬프트부는,The first shift unit, 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스를 조합하여 상기 지연고정루프 디스에이블 신호와 상기 폴링 지연고정루프 펄스가 모두 인에이블될 때 인에이블되는 제어 신호를 출력하는 제어부;A control unit which combines the delay locked loop disable signal and the falling delay locked loop pulse to output a control signal enabled when both the delay locked loop disable signal and the falling delay locked loop pulse are enabled; 상기 제어 신호의 디스에이블에 응답하여 상기 기준 출력 인에이블 신호를 래치하는 제 1 래치부;A first latch unit configured to latch the reference output enable signal in response to disabling the control signal; 상기 제어 신호의 인에이블에 응답하여 상기 제 1 래치부에서 래치된 신호를 래치하여 상기 제 1 출력 인에이블 신호로 출력하는 제 2 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.And a second latch unit configured to latch the signal latched by the first latch unit in response to the control signal to be output as the first output enable signal. 제 14 항에 있어서,The method of claim 14, 상기 제 1 및 제 2 래치부는 입력되는 신호를 상기 기준 출력 인에이블 신호의 펄스 폭에 대응되는 시간 동안 래치함을 특징으로 하는 반도체 메모리 장치.And the first and second latches latch the input signal for a time corresponding to the pulse width of the reference output enable signal. 제 14 항에 있어서,The method of claim 14, 상기 제 1 및 제 2 래치부는 외부로부터 입력되는 리셋 신호에 의해 각각 초기화됨을 특징으로 하는 반도체 메모리 장치.And the first and second latch units are initialized by a reset signal input from an external device.
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