KR20000042848A - Fabrication method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 에스램(SRAM) 소자에서의 정전기 방전 디바이스의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing an electrostatic discharge device in an SRAM device.
일반적으로, 정전기 방전(ElectroStatic Discharge)은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어, 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, 정전기 방지 회로가 구비된다.In general, electrostatic discharge (ElectroStatic Discharge) is one of the factors that determine the reliability of the semiconductor chip, and occurs when handling the semiconductor chip or when mounted in the system, damage the chip. Therefore, in order to protect the semiconductor device from static electricity in the peripheral region of the semiconductor device, an antistatic circuit is provided.
반도체 칩 내에 내장된 종래의 정전기 방지 회로가 도 1에 도시되어 있다.A conventional antistatic circuit embedded in a semiconductor chip is shown in FIG.
도 1을 참조하여, 입력 패드(1)에는 정전기 방지 회로부(2)가 연결되고, 정전기 방지 회로부(2)의 출력단에는 입력 버퍼부(3)가 연결된다.Referring to FIG. 1, an antistatic circuit unit 2 is connected to an input pad 1, and an input buffer unit 3 is connected to an output terminal of the antistatic circuit unit 2.
여기서, 정전기 회로부(2)는 각각의 전원 라인(Vcc, Vss)에 직렬 연결되고 1차적으로 정전기를 방전시키는 2개의 제 1 및 제 2 N모스 트랜지스터(Q1,Q2)를 포함한다. 여기서, 제 1 및 제 2 N모스 트랜지스터(Q1,Q2)의 게이트 전극은 모두 Vss단에 연결되어 있어, 제 1 및 제 2 N모스 트랜지스터(Q1,Q2)는 바이폴라 트랜지스터로 동작된다. 제 1 N모스 트랜지스터(Q1)의 드레인에는 Vcc 전압이 인가되고, 제 2 N모스 트랜지스터(Q2)의 소오스에는 Vss 전압이 인가된다. 이때, 제 1 N모스 트랜지스터(Q1)의 소오스와 제 2 N모스 트랜지스터(Q2)의 드레인은 공통 접합 영역이다.Here, the electrostatic circuit unit 2 includes two first and second N-MOS transistors Q1 and Q2 connected in series to respective power lines Vcc and Vss and primarily discharging static electricity. Here, the gate electrodes of the first and second N-MOS transistors Q1 and Q2 are all connected to the Vss terminal, so that the first and second N-MOS transistors Q1 and Q2 are operated as bipolar transistors. The Vcc voltage is applied to the drain of the first N-MOS transistor Q1, and the Vss voltage is applied to the source of the second N-MOS transistor Q2. At this time, the source of the first N-MOS transistor Q1 and the drain of the second N-MOS transistor Q2 are common junction regions.
상기와 같은 정전기 방지 회로부(2)는 Vcc 이상의 고전압의 정전기가 입력 패드(1)을 통해 인가되는 경우, 제 1 N모스 트랜지스터(Q1)가 턴온되어, Vcc 라인을 통하여 정전기가 방전되고, -Vss 이하의 정전기가 유입시에는 제 2 N모스 트랜지스터(Q2)가 동작되어, 정전기가 방전된다.When the high voltage static electricity of Vcc or more is applied through the input pad 1, the antistatic circuit unit 2 as described above has the first NMOS transistor Q1 turned on to discharge static electricity through the Vcc line, and -Vss When the following static electricity flows in, the second NMOS transistor Q2 is operated to discharge static electricity.
현재에는 반도체 디바이스가 점점 고집적화하면서, 소자의 고속 동작을 위하여, 상기 정전기 방지 회로부를 구성하는 모스 트랜지스터 및 셀 영역의 모스 트랜지스터의 게이트 절연막 두께를 감소시킨다.At the present time, as semiconductor devices become increasingly integrated, the gate insulating film thickness of the MOS transistors and the MOS transistors in the cell region constituting the antistatic circuit portion is reduced for high speed operation of the device.
그러나, 상술한 바와 같이 게이트 절연막의 두께를 감소시키면, 고집적화에 부응할 수 있고, 소자의 고속 동작을 실현할 수는 있으나, 정전기 방지 회로부에 바이폴라 트랜지스터(게이트 전극이 접지된 상태에서는 제 1 및 제 2 N모스 트랜지스터가 바이폴라 트랜지스터로 동작한다.)의 턴온 전압이 높아지게 되어, 바이폴라 트랜지스터가 턴온 되기 전에, 게이트 절연막이 먼저 파괴된다.However, as described above, if the thickness of the gate insulating film is reduced, high integration can be achieved and high-speed operation of the device can be realized. However, bipolar transistors in the antistatic circuit part (first and second in a state where the gate electrode is grounded) The turn-on voltage of the N-MOS transistor acts as a bipolar transistor becomes high, and before the bipolar transistor is turned on, the gate insulating film is first destroyed.
이로 인하여, 반도체 소자 특성이 저하된다.For this reason, semiconductor element characteristics fall.
따라서, 본 발명은 게이트 절연막의 두께를 감소시키더라도, 바이폴라 트랜지스터의 턴온 전압을 게이트 절연막의 파괴 전압보다 낮게하여, 게이트 절연막의파괴를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device which can prevent the destruction of the gate insulating film by reducing the turn-on voltage of the bipolar transistor even lower than the breakdown voltage of the gate insulating film even if the thickness of the gate insulating film is reduced. .
도 1은 반도체 소자의 정전기 방지 회로를 개략적으로 나타낸 도면.1 schematically shows an antistatic circuit of a semiconductor device.
도 2는 본 발명에 따른 반도체 소자의 정전기 방전 영역을 보여주는 단면.2 is a cross-sectional view showing an electrostatic discharge region of a semiconductor device according to the present invention.
도 3은 본 발명에 따른 에스램셀의 셀 노드 영역을 보여주는 단면도이다.3 is a cross-sectional view illustrating a cell node region of an SRAM cell according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10 - 반도체 기판 11 - 웰10-semiconductor substrate 11-well
12 - 마스크 패턴 13 - 보론 이온12-Mask Pattern 13-Boron Ion
14 - 게이트 절연막 15 - 게이트 전극14-gate insulating film 15-gate electrode
16 - 정전기 방지 회로부의 소오스, 드레인 영역16-source, drain region of antistatic circuitry
16a - 드라이브 트랜지스터의 드레인 영역(셀 노드 영역)16a-Drain region of the drive transistor (cell node region)
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 정전기 방지 회로 영역이 한정된 반도체 기판을 준비하는 단계, 상기 반도체 기판의 정전기 방지 회로 영역에 소정 타입의 웰을 형성하는 단계, 상기 웰내에 문턱 전압 조절 이온을 주입하는 단계, 상기 웰 상부에 게이트 전극 및 소오스, 드레인 영역을 형성하는 단계를 포함하며, 상기 웰을 형성하는 단계와 문턱 전압 조절 이온을 주입하는 단계 사이에, 정전기 방지 회로 영역이 오픈되도록 마스크 패턴을 형성하는 단계와, 상기 노출된 정전기 방지 회로 영역의 웰 내의 소오스, 드레인 영역과의 접합 경계면 예정 부분에 상기 웰의 불순물 타입과 동일한 타입의 불순물을 주입하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, according to an embodiment of the present invention, preparing a semiconductor substrate having a limited antistatic circuit region, forming a well of a predetermined type in the antistatic circuit region of the semiconductor substrate And implanting threshold voltage regulating ions into the well, forming a gate electrode, a source and a drain region on the well, between forming the well and implanting threshold voltage regulating ions. Forming a mask pattern to open the antistatic circuit region, and implanting an impurity of the same type as the impurity type of the well into a predetermined portion of the junction interface with the source and drain regions in the well of the exposed antistatic circuit region; Characterized in that it comprises a.
또한, 본 발명은, 부하 디바이스 영역, 드라이브 트랜지스터 영역 및 패스 트랜지스터 영역으로 구성된 에스램 셀 영역과 정전기 방지 회로 영역이 한정된 반도체 기판을 준비하는 단계와, 상기 에스램 셀 영역의 각 부분 및 정전기 방지 회로 영역에 소정 타입의 웰을 형성하는 단계와, 상기 각 웰 내에 해당하는 문턱 전압 조절 이온을 주입하는 단계, 및 상기 웰 상부에 게이트 전극 및 소오스, 드레인 영역을 형성하는 단계를 포함하며, 상기 웰을 형성하는 단계와 문턱 전압 조절 이온을 주입하는 단계 사이에, 정전기 방지 회로 영역 및 드라이브 트랜지스터의 드레인 영역이 선택적으로 오픈되도록 마스크 패턴을 형성하는 단계와, 상기 노출된 정전기 방지 회로 영역의 웰 내의 소오스, 드레인 영역과의 접합 경계면 예정 부분 및 상기 드라이브 트랜지스터의 드레인 영역과 웰의 경계면 예정 영역에 상기 해당 웰의 불순물 타입과 동일한 타입의 불순물을 주입하는 단계를 포함하는 것을 특징으로 한다.The present invention also provides a method of preparing a semiconductor substrate including an SRAM cell region including an load device region, a drive transistor region, and a pass transistor region and an antistatic circuit region, and each part of the SRAM cell region and an antistatic circuit. Forming a well of a predetermined type in a region, implanting a threshold voltage regulating ion corresponding to each well, and forming a gate electrode, a source, and a drain region on the well; Forming a mask pattern between the forming and implanting threshold voltage regulating ions so that the antistatic circuit region and the drain region of the drive transistor are selectively opened, a source in the well of the exposed antistatic circuit region, A junction boundary portion with the drain region and the drive transistor And implanting impurities of the same type as the impurity type of the corresponding well into the drain region of the stud and the predetermined region of the interface of the well.
본 발명에 의하면, 문턱 전압 조절 이온을 주입하기 전, 정전기 방지 영역의 접합 영역과 웰 영역의 경계면과 에스램에서 드라이브 트랜지스터의 드레인 영역과 웰 영역 경계면에 웰과 동일 타입의 불순물을 주입한다.According to the present invention, before implanting the threshold voltage regulating ions, impurities of the same type as the wells are implanted into the interface between the junction region of the antistatic region and the well region and the interface between the drain region and the well region of the drive transistor in the SRAM.
이러한 불순물의 이온 주입으로 정전기 방지 영역에서는 바이폴라 트랜지스터의 턴온 전압이 게이트 절연막의 절연 파괴 전압보다 낮게 되고, 셀 영역에서는 정전 용량이 증가된다.By ion implantation of such impurities, the turn-on voltage of the bipolar transistor is lower than the dielectric breakdown voltage of the gate insulating layer in the antistatic region, and the capacitance is increased in the cell region.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2는 본 발명에 따른 반도체 소자의 정전기 방전 영역을 보여주는 단면도이고, 도 3은 본 발명에 따른 에스램 셀의 셀 노드 영역을 보여주는 단면도이다.2 is a cross-sectional view showing an electrostatic discharge region of a semiconductor device according to the present invention, and FIG. 3 is a cross-sectional view showing a cell node region of an SRAM cell according to the present invention.
먼저, 도 2를 참조하여, 주변 영역과 셀 영역이 한정된 반도체 기판(10)의 적소에 소정의 불순물을 이온 주입하여, 웰(11)을 형성한다. 상기 도 2에서는 반도체 소자의 주변 영역에 형성된 정전기 방전 회로부를 나타낸 것으로서, 이 부분에는 상술한 바와 같이 N모스 트랜지스터가 형성되므로, P웰(11)이 형성된다.First, referring to FIG. 2, the well 11 is formed by ion-implanting a predetermined impurity into the semiconductor substrate 10 where the peripheral region and the cell region are defined. 2 shows an electrostatic discharge circuit portion formed in the peripheral region of the semiconductor element. Since the NMOS transistor is formed in this portion as described above, the P well 11 is formed.
그 다음, 바이폴라 트랜지스터(게이트 전극이 접지된 N모스 트랜지스터)의 턴온 전압을 게이트 절연막의 절연 파괴 전압보다 낮게 만들기 위하여, 정전기 방전 영역이 오픈되도록 마스크 패턴(12)을 형성한다.Next, in order to make the turn-on voltage of the bipolar transistor (N-MOS transistor with the gate electrode grounded) lower than the dielectric breakdown voltage of the gate insulating film, the mask pattern 12 is formed to open the electrostatic discharge region.
그리고나서, 노출된 정전기 방전 영역의 P웰(11)에 상기 웰과 동일 타입의 불순물 예를들어, 보론(B) 이온을 이온 주입한다. 여기서, 보론 이온은 P웰(11)과 이후 형성될 소오스, 드레인 영역과의 경계면에 배치되도록 소정의 에너지로 이온 주입되고, 이 보론(B) 이온은 정전기 방전 영역의 P웰(11)내에 주입되어, 웰 농도를 증대시키므로써, 바이폴라 트랜지스터의 턴온 전압을 낮추는 역할을 한다.Then, the same type of impurity as the well, for example, boron (B) ions, is implanted into the P well 11 of the exposed electrostatic discharge region. Here, the boron ions are implanted with a predetermined energy so as to be disposed at the interface between the P well 11 and the source and drain regions to be formed later, and the boron (B) ions are implanted into the P well 11 of the electrostatic discharge region. As a result, the well concentration increases, thereby lowering the turn-on voltage of the bipolar transistor.
그후에, 문턱 전압을 조절용 불순물을 이온 주입하는 공정, 게이트 절연막(14)과 게이트 전극(15)을 형성하는 공정, 및 소오스, 드레인 접합 영역(15)을 형성하는 공정을 진행하여, 정전기 방전 회로부를 형성한다.Thereafter, a process of ion implanting impurities for adjusting a threshold voltage, forming a gate insulating film 14 and a gate electrode 15, and forming a source and a drain junction region 15 are carried out. Form.
이때, 게이트 절연막(14)은 얇게 형성하여도, 바이폴라 트랜지스터의 턴온 전압이 낮춰져 있으므로, 게이트 절연막(14) 파괴 전압 이전에 바이폴라 트랜지스터가 턴온되므로 쉽게 파괴되지 않는다.At this time, even if the gate insulating film 14 is formed thin, since the turn-on voltage of the bipolar transistor is lowered, the bipolar transistor is turned on before the breakdown voltage of the gate insulating film 14, so it is not easily destroyed.
또한, 상기 보론 이온은 정전기 방전 영역 뿐만 아니라, 셀 영역의 소정 부분에도 이온 주입되어, 반도체 소자의 특성을 개선할 수 있다.In addition, the boron ions are ion-implanted not only in the electrostatic discharge region but also in a predetermined portion of the cell region, thereby improving characteristics of the semiconductor device.
즉, 도 3과 같이, 에스램 셀에서 정전 용량을 결정하는 셀 노드 즉, 각각의 드라이브 트랜지스터의 드레인 영역과 웰 사이의 경계에 상기 보론 이온을 주입하면 에스램의 정전용량을 증대된다.That is, as shown in FIG. 3, when the boron ions are injected into the cell node that determines the capacitance of the SRAM cell, that is, the boundary between the drain region and the well of each drive transistor, the capacitance of the SRAM increases.
이를 보다 구체적으로 설명하면, 일반적으로 에스램 셀은 한쌍의 부하 디바이스(도시되지 않음)와 한 쌍의 드라이브 트랜지스터(도시되지 않음)가 서로 크로스커플된 구조를 갖으며, 개개의 부하 디바이스와 드라이브 트랜지스터 사이에는 통과 트랜지스터(도시되지 않음)가 구비된다. 이중 각각의 부하 디바이스와 드라이브 트랜지스터 및 통과 트랜지스터는 모두 한 노드에 연결되는데, 그 부분이 스토리지 노드이다. 따라서, 에스램의 접합 용량은 이 스토리지 노드 부분에서의 접합 정전 용량 및 드라이브 트랜지스터의 게이트 절연막의 정전 용량과의 합이 된다.More specifically, in general, an SRAM cell has a structure in which a pair of load devices (not shown) and a pair of drive transistors (not shown) are cross-coupled with each other. A pass transistor (not shown) is provided in between. Each load device, drive transistor, and pass-through transistor are all connected to one node, which is the storage node. Therefore, the junction capacitance of the SRAM is the sum of the junction capacitance at the storage node portion and the capacitance of the gate insulating film of the drive transistor.
이에따라, 에스램 소자에 적용될 경우, 도 3에 도시된 바와 같이, 상기 정전기 방지 회로 영역을 마스크 패턴(12)에 의하여 오픈시킬 때, 스토리지 노드 영역인 에스램의 드라이브 트랜지스터의 드레인 영역(16a)을 동시에 오픈시킨다음, 드레인 영역(16a)과 웰(11) 사이의 계면에 상기 보론 이온(13)을 주입한다. 그러면, 접합 정전 용량이 개선되어, 에스램 셀의 정전 용량 특성이 개선된다.Accordingly, when applied to the SRAM element, as shown in FIG. 3, when the antistatic circuit region is opened by the mask pattern 12, the drain region 16a of the drive transistor of SRAM, which is a storage node region, is opened. At the same time, the boron ions 13 are implanted into the interface between the drain region 16a and the well 11. As a result, the junction capacitance is improved, thereby improving the capacitance characteristics of the SRAM cell.
예를들어, 보론 이온을 100KeV의 에너지와, 1.5×1013/㎠의 농도로 정전기 방지 영역의 웰과 접합 영역 사이 및 에스램 셀 노드 영역의 웰과 접합 영역 사이에 이온 주입하면, 접합 정전 용량은 92pF에서 105pF으로 증대되고, 접합 항복 전압은 9.3V에서 8.4V로 감소된다.For example, when the boron ions are ion implanted at an energy of 100 KeV and a concentration of 1.5 × 10 13 / cm 2 between the wells and the junction region of the antistatic region and between the wells and the junction region of the SRAM cell node region, the junction capacitance Is increased from 92pF to 105pF, and the junction breakdown voltage is reduced from 9.3V to 8.4V.
상기의 예로도, 보론 이온을 주입하면, 정전기 방전 영역에서는 바이폴라 트랜지스터의 턴온 전압이 감소되고, 에스램 셀 노드 영역에서는 접합 정전 용량이 개선됨을 알 수 있다.In the above example, it can be seen that when the boron ions are implanted, the turn-on voltage of the bipolar transistor is reduced in the electrostatic discharge region, and the junction capacitance is improved in the SRAM cell node region.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 문턱 전압 조절 이온을 주입하기 전, 정전기 방지 영역의 접합 영역과 웰 영역의 경계면과 에스램에서 드라이브 트랜지스터의 드레인 영역과 웰 영역 경계면에 웰과 동일 타입의 불순물을 주입한다.As described in detail above, according to the present invention, before implanting threshold voltage regulation ions, the interface between the junction region and the well region of the antistatic region and the drain region and the well region interface of the drive transistor in the SRAM is the same as the well. Inject impurities of the type.
이러한 불순물의 이온 주입으로 정전기 방지 영역에서는 바이폴라 트랜지스터의 턴온 전압이 게이트 절연막의 절연 파괴 전압보다 낮게 되고, 셀 영역에서는 정전 용량이 증가된다.By ion implantation of such impurities, the turn-on voltage of the bipolar transistor is lower than the dielectric breakdown voltage of the gate insulating layer in the antistatic region, and the capacitance is increased in the cell region.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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Cited By (1)
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|---|---|---|---|---|
| KR101024483B1 (en) * | 2004-05-14 | 2011-03-23 | 주식회사 하이닉스반도체 | Electrostatic discharge protection device |
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1998
- 1998-12-28 KR KR1019980059140A patent/KR20000042848A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024483B1 (en) * | 2004-05-14 | 2011-03-23 | 주식회사 하이닉스반도체 | Electrostatic discharge protection device |
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |