KR100260042B1 - Manufacturing method of transistor - Google Patents

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Abstract

PURPOSE: A manufacturing method of a transistor is provided to improve the operating speed of a circuit by preventing decrease in characteristics of a short-channel transistor having a long channel by channel ion implantation for improving the characteristics of the transistor, reducing the difference of threshold voltages in a chip to obtain satisfactory circuit characteristics, moreover reducing the size of a minimum transistor usable for improving a short-channel effect, and increasing the saturated current of the transistor. CONSTITUTION: A channel ion implantation for improving the characteristics of a short-channel transistor is executed to only an active region(2) for forming the transistor with a mask layer(5) used as a mask. Thereafter, ion implantation for optimizing threshold of both the active regions(2,3) for forming the short-channel transistor and a long-channel transistor is executed.

Description

트랜지스터 제조방법Transistor Manufacturing Method

본 발명은 반도체 집적회로 제조방법에 관한 것으로, 특히 트랜지스터 제조공정에 관한 것이다.The present invention relates to a semiconductor integrated circuit manufacturing method, and more particularly to a transistor manufacturing process.

반도체소자 제조시 하나의 칩내에는 큰 사이즈에서 작은 사이즈까지 다양한 길이를 갖는 트랜지스터가 존재한다. 이 트랜지스터들은 통상적으로 동일한 공정을 통해 제조되는데 도 2는 이와 같이 동일한 공정을 통해 제조된 다양한 길이를 갖는 트랜지스터의 길이에 따른 문턱전압을 나타낸 그래프이다. 도면에서 알 수 있듯이 작은 크기의 트랜지스터에 있어서의 문턱전압은 트랜지스터의 길이가 짧아질수록 감소하는 현상이 나타나는데 이것은 짧은 채널로 갈수록 게이트전압에 의해 채널이 영향을 받는 부위보다 드레인전압에 의해 채널이 영향을 받는 부위의 면적이 상대적으로 증가하기 때문이다. 이러한 현상때문에 종래의 반도체소자 제조방법에서는 짧은 채널효과가 나타나는 트랜지스터의 길이보다 큰 사이즈를 그 소자의 최소트랜지스터 사이즈로 채택하여 짧은 채널효과를 억제하였다. 그러나 반도체소자가 미세화됨에 따라 트랜지스터의 길이도 작아지게 되어 일부 작은 사이즈의 트랜지스터가 짧은 채널영역에 들어가는 것은 피할 수 없는 추세가 되었다. 더욱이 소자의 동작속도가 중요한 CPU(central processing unit)나 MPU(micro processor unit), SRAM등의 초고속소자에서는 동작속도에 가장 중요한 요소인 트랜지스터의 포화전류를 향상시키기 위해 트랜지스터의 길이를 가능한한 줄여야 하고, 따라서 트랜지스터가 짧은 채널영역에서 동작할 수 밖에 없게 된다. 트랜지스터가 짧은 채널영역에서 동작하게 되면 문턱전압이 급격히 감소하게 되고, 오프전류가 급격히 증가한다. 또한 트랜지스터의 길이가 조금만 변해도 트랜지스터의 특성이 변하기 때문에 이에 따른 소자의 특성저하 및 수율감소가 나타나게 된다. 이외에도 칩내에서의 트랜지스터길이에 따른 문턱전압 변동이 심해 전류의 특성 최적화가 어렵게 된다. 짧은 채널효과에 의한 트랜지스터의 문턱전압 감소 및 오프전류증가 문제를 해결하기 위하여 종래에는 도 1에 나타낸 바와 같이 이온주입(5)등의 방법으로 채널영역(2,3)의 도판트농도를 증가시켜 짧은 채널효과를 완화시키고, 짧은 채널효과에 의해 감소한 문턱전압을 증가시켰다. 도 1A는 트랜지스터의 평면도이고, 도 1B는 이의 단면도이며, 도면에서 미설명부호 1은 기판, 4는 소자분리막을 각각 나타낸다. 도 2에 채널 이온주입량을 3.0E12에서 4.0E12으로 증가시켰을때의 트랜지스터길이에 따른 문턱전압변화를 나타내었다. 여기서, 짧은 채널효과는 개선되었고 짧은 채널영역의 문턱전압이 증가하였으나, 짧은 채널영역에 있지 않은 트랜지스터의 문턱전압이 증가하여 문턱전압 증가 및 포화전류 감소에 의한 소자의 동작속도저하 문제가 야기된다.In manufacturing a semiconductor device, a transistor having various lengths from a large size to a small size exists in one chip. These transistors are typically manufactured through the same process. FIG. 2 is a graph showing threshold voltages according to lengths of transistors having various lengths manufactured through the same process. As can be seen from the figure, the threshold voltage of a transistor of small size decreases as the length of the transistor decreases. This means that the channel is influenced by the drain voltage rather than the part where the channel is affected by the gate voltage. This is because the area of the receiving area is relatively increased. Because of this phenomenon, the conventional semiconductor device manufacturing method adopts a size larger than the length of a transistor that exhibits a short channel effect as the minimum transistor size of the device to suppress the short channel effect. However, as semiconductor devices become more miniaturized, the length of transistors also becomes smaller, and it is inevitable that some smaller transistors enter a short channel region. In addition, in high-speed devices such as a central processing unit (CPU), microprocessor unit (MPU), and SRAM, where the operation speed of the device is important, the length of the transistor should be reduced as much as possible to improve the saturation current of the transistor, which is the most important factor for the operation speed. Therefore, the transistor is forced to operate in the short channel region. When the transistor operates in a short channel region, the threshold voltage is drastically reduced, and the off current is drastically increased. In addition, even if the length of the transistor is slightly changed, the characteristics of the transistor are changed, resulting in deterioration and yield decrease of the device. In addition, the threshold voltage fluctuates according to the transistor length in the chip, making it difficult to optimize the current characteristics. In order to solve the problem of reducing the threshold voltage and increasing the off current of the transistor due to the short channel effect, conventionally, as shown in FIG. 1, the dopant concentration of the channel regions 2 and 3 is increased by the method of ion implantation 5 or the like. The short channel effect was alleviated and the threshold voltage decreased by the short channel effect was increased. FIG. 1A is a plan view of the transistor, FIG. 1B is a cross-sectional view thereof, in which, reference numeral 1 denotes a substrate and 4 denotes an isolation layer. 2 shows the threshold voltage change according to the transistor length when the channel ion implantation amount is increased from 3.0E12 to 4.0E12. Here, the short channel effect is improved and the threshold voltage of the short channel region is increased, but the threshold voltage of transistors not in the short channel region is increased, thereby causing a problem of lowering the operation speed of the device by increasing the threshold voltage and decreasing the saturation current.

본 발명은 상술한 문제점들을 해결하기 위한 것으로, 짧은 채널영역내의 트랜지스터의 특성개선을 위해 채널 이온주입량을 증가시켰을때 짧은 채널영역내에 있지 않은 트랜지스터에서 특성 저하가 나타나는 것을 막고, 칩내의 문턱전압 변동을 감소시킴으로써 양호한 회로특성을 얻을 수 있도록 하며, 짧은 채널효과를 개선함으로써 사용할 수 있는 최소 트랜지스터크기를 작게 하여 트랜지스터의 포화전류를 증가시키고 이로 인해 회로의 동작속도를 향상시킬 수 있도록 한 트랜지스터 제조방법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above-mentioned problems, and when the channel ion implantation amount is increased to improve the characteristics of the transistor in the short channel region, the transistors not in the short channel region are prevented from deteriorating and the threshold voltage variation in the chip is prevented. It is possible to obtain a good circuit characteristics by reducing, and to improve the short channel effect, to provide a transistor manufacturing method that can increase the saturation current of the transistor by reducing the minimum transistor size that can be used, thereby improving the operation speed of the circuit. It is for that purpose.

상기 목적을 달성하기 위한 본 발명의 트랜지스터 제조방법은 반도체기판상에 소자분리영역을 형성하여 제1활성영역과 상기 제1활성영역보다 넓은 제2활성영역을 정의하는 단계; 상기 제1활성영역에만 선택적으로 상기 반도체기판의 도전형과 동일도전형의 불순물을 이온주입하는 단계; 및 상기 제1활성영역 및 제2활성영역에 상기 반도체기판의 도전형과 동일도전형의 불순물을 이온주입하는 단계를 포함하여 구성된다. 상기 제1활성영역은 짧은 채널특성을 갖는 트랜지스터 형성영역이다.A transistor manufacturing method of the present invention for achieving the above object comprises the steps of forming a device isolation region on a semiconductor substrate to define a first active region and a second active region wider than the first active region; Selectively implanting impurities of the same conductivity type as the conductive type of the semiconductor substrate only to the first active region; And ion implanting impurities of the same conductivity type as that of the semiconductor substrate into the first active region and the second active region. The first active region is a transistor formation region having a short channel characteristic.

도 1은 트랜지스터에 있어서의 짧은 채널효과를 개선시키기 위한 종래의 방법을 나타낸 도면,1 shows a conventional method for improving short channel effects in a transistor;

도 2는 종래기술에 의한 트랜지스터 채널이온주입시의 채널길이에 따른 문턱전압변화를 나타낸 그래프,2 is a graph showing a threshold voltage change according to a channel length at the time of transistor channel ion injection according to the prior art;

도 3A 내지 도 3D는 본 발명에 의한 트랜지스터 제조방법을 도시한 공정순서도,3A to 3D are process flowcharts showing a transistor manufacturing method according to the present invention;

도 4는 본 발명을 적용했을 경우의 트랜지스터에 있어서의 채널길이에 다른 문턱전압 변화를 나타낸 그래프.Fig. 4 is a graph showing a change in threshold voltage different in channel length in a transistor in the case of applying the present invention.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

본 발명은 짧은 채널영역내의 트랜지스터의 특성개선을 위해 짧은 채널영역내에 있는 트랜지스터에만 마스크를 사용하여 선택적으로 이온주입을 실시한다.In the present invention, ion implantation is selectively performed using only a mask in a transistor in a short channel region to improve characteristics of the transistor in a short channel region.

도 3A 내지 도 3D에 본 발명의 일실시예에 의한 트랜지스터 제조방법을 공정순서에 따라 나타내었다. 도면에서 좌측은 평면도, 우측은 좌측 평면도의 A-A'선에 따른 단면도를 나타낸 것이다.3A to 3D show a transistor manufacturing method according to an embodiment of the present invention according to a process sequence. In the figure, the left side is a plan view and the right side is a sectional view taken along the line A-A 'of the left plan.

먼저, 도 3A를 참조하면, P형 실리콘기판(1)상에 예컨대 LOCOS등과 같은 통상적인 방법으로 소자분리막(4)을 선택적으로 형성하여 활성영역(2,3)과 소자분리영역(4)을 정의한다. 여기서, 활성영역을 짧은 채널특성을 보이는 작은 길이(본 실시예의 경우에는 0.35㎛이하)의 트랜지스터가 형성되는 영역(2)과 이보다 큰 길이의 트랜지스터가 형성되는 영역(3)으로 구분한다.First, referring to FIG. 3A, the device isolation film 4 is selectively formed on the P-type silicon substrate 1 by, for example, a conventional method such as LOCOS to form the active regions 2 and 3 and the device isolation region 4. define. Here, the active region is divided into a region 2 in which a transistor having a small length (0.35 μm or less in this embodiment) is formed and a region 3 in which a transistor having a larger length is formed.

다음에 도 3B에 나타낸 바와 같이 마스크층으로서, 예컨대 포토레지스트를 기판전면에 도포한후, 사진공정을 통해 짧은 채널특성을 보이는 작은 길이의 트랜지스터가 형성되는 영역(2)만이 노출되도록 선택적으로 마스크층(5)을 형성한 후, P형 불순물로서, 예컨대 보론을 20KeV의 에너지로 1.0E12 이온주입(6)한다.Next, as shown in FIG. 3B, a mask layer, for example, a photoresist is applied to the entire surface of the substrate, and then the mask layer is selectively exposed so that only the region 2 where a small length transistor having a short channel characteristic is formed through a photographic process is formed. After (5) is formed, 1.0E12 ion implantation (6) is carried out, for example, boron as a P-type impurity at an energy of 20 KeV.

이어서 도 3C에 나타낸 바와 같이 상기 포토레지스트 마스크층을 제거하고, 모든 트랜지스터영역(2,3)에 트랜지스터의 문턱전압을 최적화시키기 위해 P형 불순물인 보론을 예컨대 3단계 공정을 통해 이온주입(7)한다. 즉, 제1단계:20KeV, 3.0E12, 제2단계:60KeV, 3.5E12, 제3단계:150KeV, 2.0E12의 공정을 통해 이온주입을 행한다.Subsequently, as shown in FIG. 3C, the photoresist mask layer is removed, and boron, which is a P-type impurity, is implanted into the transistor regions 2 and 3 through, for example, a three-step process. do. That is, ion implantation is performed through the process of the first step: 20 KeV, 3.0E12, the second step: 60 KeV, 3.5E12, and the third step: 150 KeV, 2.0E12.

다음에 도 3D에 나타낸 바와 같이 통상의 공정을 통해 게이트산화막(8), 게이트전극(9), 소오스 및 드레인영역(10)을 소정영역에 각각 형성하여 트랜지스터를 형성한다. 상기한 바와 같은 본 발명의 2단계의 이중 이온주입에 의해 형성한 트랜지스터와 종래의 1단계 이온주입방법으로 형성한 트랜지스터의 긴 채널과 짧은 채널간 문턱전압을 비교하면 다음과 같다.Next, as shown in FIG. 3D, a gate oxide film 8, a gate electrode 9, a source and a drain region 10 are formed in predetermined regions, respectively, through a normal process to form a transistor. The threshold voltage between the long channel and the short channel of the transistor formed by the two-stage double ion implantation of the present invention as described above and the transistor formed by the conventional one-stage ion implantation method is as follows.

문턱전압(V)Threshold Voltage (V) 짧은 채널(0.315㎛)Short channel (0.315 μm) 긴 채널(0.7㎛)Long channel (0.7 μm) 1단계 이온주입(보론, 20KeV, 3.0E12)1st stage ion implantation (Boron, 20KeV, 3.0E12) 0.3350.335 0.420.42 1단계 이온주입(보론, 20KeV, 4.0E12)1st stage ion implantation (Boron, 20KeV, 4.0E12) 0.370.37 0.460.46 이중 이온주입보론, 20KeVS.C:4.0E12L.C:3.0E12Double ion implantation boron, 20 KeVS.C: 4.0E12L.C: 3.0E12 0.370.37 0.420.42

긴 채널 트랜지스터와 짧은 채널 트랜지스터간 문턱전압 차이가 종래의 방법을 사용했을때에는 약 0.09V정도였는데, 본 발명의 방법을 사용할 경우 0.05V정도로 감소하였다. 따라서 본 발명을 적용할 경우, 칩내의 트랜지스터간 문턱전압차이가 감소함으로써 회로설계가 용이해진다. 또한, 긴 채널 트랜지스터의 문턱전압은 증가시키지 않으면서 짧은 채널 트랜지스터의 문턱전압만 증가시킴으로써 사용할 수 있는 최소 트랜지스터길이를 줄일 수 있어 소자의 동작속도를 향상시킬 수 있다. 예를 들어 허용할 수 있는 트랜지스터의 문턱전압이 0.35㎛인 반면, 이중 이온주입을 적용했을 경우에는 0.318㎛까지 적용할 수 있다. 본 발명을 적용했을 경우의 트랜지스터의 포화전류는 이온주입량이 3.0E12, 채널길이가 0.35㎛일때 420μA/㎛인 반면, 이중 이온주입을 적용할 경우에는 이온주입량 4.0E12, 채널길이 0.318㎛에서 440μA/㎛의 포화전류를 얻을 수 있다. 따라서 이의 의해 소자의 동작속도가 향상되는 효과를 얻을 수 있다. 도 4는 본 발명의 방법으로 구현한 NMOS트랜지스터의 문턱전압특성을 나타낸 그래프이다.The threshold voltage difference between the long channel transistor and the short channel transistor was about 0.09 V when using the conventional method, but decreased to about 0.05 V when using the method of the present invention. Therefore, when the present invention is applied, circuit design is facilitated by reducing the threshold voltage difference between transistors in a chip. In addition, by increasing the threshold voltage of the short channel transistor without increasing the threshold voltage of the long channel transistor, it is possible to reduce the minimum transistor length that can be used, thereby improving the operation speed of the device. For example, while the allowable threshold voltage of the transistor is 0.35 mu m, the dual ion implantation can be applied up to 0.318 mu m. In the present invention, the saturation current of the transistor is 420 μA / μm when the ion implantation amount is 3.0E12 and the channel length is 0.35 μm, whereas when dual ion implantation is applied, the ion current is 4.0E12 and the channel length is 0.34 μm at 440 μA / μm. A saturation current of μm can be obtained. Therefore, the effect of improving the operation speed of the device can be obtained thereby. 4 is a graph showing threshold voltage characteristics of an NMOS transistor implemented by the method of the present invention.

이상 상술한 바와 같이 본 발명에 의하면, 짧은 채널특성을 갖는 트랜지스터에만 선택적으로 이온주입을 실시함으로써 짧은 채널특성을 갖는 트랜지스터의 문턱전압은 증가시키면서 칩내의 다른 트랜지스터의 문턱전압은 감소시켜 양호한 회로특성을 얻을 수 있게 된다. 또한, 짧은 채널효과가 개선되므로 용되는 최소 트랜지스터크기를 작게 할 수 있어 트랜지스터의 포화전류를 향상시킬 수 있으므로 로의 동작속도를 증가시킬 수 있다.As described above, according to the present invention, by selectively ion implanting only transistors having short channel characteristics, the threshold voltages of the transistors having short channel characteristics are increased while the threshold voltages of the other transistors in the chip are reduced, resulting in good circuit characteristics. You can get it. In addition, since the short channel effect is improved, the minimum transistor size used can be reduced, and the saturation current of the transistor can be improved, thereby increasing the operation speed of the furnace.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

Claims (2)

반도체 기판에 다양한 길이의 트랜지스터를 갖는 집적회로를 형성하는 방법에 있어서,A method of forming an integrated circuit having transistors of various lengths in a semiconductor substrate, 반도체 기판 상에 소자분리영역을 형성하여, 짧은 채널을 갖는 트랜지스터가 형성될 제1 활성영역과 그밖의 트랜지스터가 형성될 제2 활성영역을 구분하는 단계와;Forming an isolation region on the semiconductor substrate to distinguish a first active region in which a transistor having a short channel is to be formed from a second active region in which other transistors are to be formed; 상기 제1 활성영역이 오픈되도록 상기 결과물 전면에 마스크 패턴을 형성하는 단계와;Forming a mask pattern on the entire surface of the resultant material so that the first active region is opened; 상기 결과물 상으로 상기 기관과 동일 도전형의 불순물을 제1 이온주입하여 상기 제1 활성영역의 채널 형성부에만 선택적으로 불순물을 주입하는 단계와;Selectively implanting impurities into the channel forming portion of the first active region by first implanting impurities of the same conductivity type as the engine onto the resultant product; 상기 마스크 패턴을 제거하는 단계와;Removing the mask pattern; 상기 결과물 상으로 상기 기판과 동일 도전형의 불순물을 제2 이온주입하여 제1 활성영역과 상기 제2 활성영역의 채널 형성부에 각각 불순물을 주입하는 단계와;Implanting impurities of the same conductivity type as that of the substrate onto the resultant to inject impurities into the channel forming portions of the first active region and the second active region, respectively; 상기 제 1 및 제2 활성영역 상에 게이트 산화막을 개제하여 게이트 전극을 형성하는 단계; 및Forming a gate electrode by interposing a gate oxide layer on the first and second active regions; And 상기 게이트 전극 양단의 기판 내에 소스ㆍ드레인 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.And forming a source / drain region in the substrate across the gate electrode. 제 1항에 있어서, 상기 짧은 채널은 0.35㎛ 이하의 사이즈를 갖는 채널인 것을 특징으로 하는 트랜지스터 제조방법.The method of claim 1, wherein the short channel is a channel having a size of 0.35 μm or less.
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