KR20000041419A - Method of forming device isolation region - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 소자분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device.
실리콘 기판 상에 만들어지는 모든 CMOS 소자의 특성상 소자분리는 소자의 정상적인 동작을 위해서 반드시 필요한 공정이다. 소자분리를 위한 공정 기법은 다양한 방법이 있으나, 현재까지 반도체 제조 회사에서 공통적으로 채용하고 있는 방식은 로코스(LOCal Oxidation of silicon, LOCOS) 공정 또는 전기적 특성을 개선시키기 위한 변형된 로코스(modified LOCOS) 방식이 있다.Due to the nature of all CMOS devices made on silicon substrates, device isolation is a necessary process for normal operation of the device. There are a variety of process techniques for device isolation, but the method commonly adopted by semiconductor manufacturers is the LOCal process of LOCOS or modified LOCOS to improve electrical characteristics. ) There is a way.
로코스 공정은 비교적 단순하고 0.3 ㎛ 급의 제조기술까지 매우 우수한 소자분리 특성을 얻을 수 있으나, 0.3 ㎛ 이하 급의 제조기술에서는 로코스를 이용하여 더 이상 우수한 전기적 특성을 얻기가 힘들다.Locos process is relatively simple and can obtain excellent device isolation characteristics up to 0.3 ㎛ manufacturing technology, but less than 0.3 ㎛ manufacturing technology it is difficult to obtain excellent electrical properties using Locos anymore.
또한, 웰간(well-to-well) 확산접합 분리는 한 웰 안에서의 확산접합 분리 보다 훨씬 힘들다는 단점이 있다. 즉, N 웰 안에서의 p+확산 접합간의 분리, 또는 P웰 안에서의 n+확산접합 간의 분리는 0.3 ㎛ 급 기술수준에서는 로코스를 이용하는 것이 가능하다. 그러나, N 웰과 P웰 사이에서의 확산 접합 분리 즉, N웰에 있는 p+확산접합과 바로 인접한 P웰의 n+확산접합을 로코스를 이용하여 분리시키기 위해서는 래치-업(latch-up) 특성과 웰간 펀치쓰루(punch through) 특성을 함께 만족시켜 주어야 하기 때문에 0.3 ㎛ 보다 훨씬 긴 소자분리 거리가 필요하다.In addition, well-to-well diffusion junction separation has a disadvantage that it is much more difficult than diffusion junction separation in one well. In other words, the separation between the p + diffusion junctions in the N wells or the n + diffusion junctions in the P wells can be achieved using a LOCOS at a 0.3 μm technical level. However, in order to separate the diffusion junction separation between the N well and the P well, i.e., the n + diffusion junction of the P well immediately adjacent to the p + diffusion junction in the N well, by using the LOS, a latch-up is performed. The device separation distance is much longer than 0.3 ㎛ because the characteristics and the punch-through characteristics between wells must be satisfied together.
소자분리의 최소거리, 즉 소자분리의 설계규칙(isolation design rule)이 고정된 상태에서 확산접합 사이의 유효거리를 증가시키기 위해서 필드산화막(field oxide)을 보다 두껍게 형성할 수도 있으나, 필드산화막 성장 두께에 비례하여 활성영역 쪽으로 침투되는 버즈비크(bird's beak)의 길이가 증가함으로써, 활성영역의 면적이 감소하고 결과적으로 분리에 필요한 길이가 증가된다. 소자분리에 필요한 길이가 길어짐으로써 그 만큼 더 제품의 면적은 커지고, 한 기판에서 얻을 수 있는 네트 다이(net die)는 감소함으로써 제품의 가격 경쟁력은 약해진다.In order to increase the effective distance between the diffusion junctions while the minimum distance of device isolation, that is, the isolation design rule, is fixed, a field oxide film may be formed thicker, but the field oxide growth thickness may be increased. By increasing the length of the bird's beak penetrating into the active area in proportion to, the area of the active area is reduced and consequently the length required for separation is increased. As the length required for device isolation increases, the area of the product becomes larger, and the net die obtained on one substrate is reduced, thereby reducing the price competitiveness of the product.
이러한, 로코스 분리 기술의 단점을 개선하기 위해서 고안된 새로운 분리 기술 중 가장 대표적인 방법으로는 STI (shallow trench isolation) 공정이 있다. 이 기법은 분리시켜야할 확산접합 사이의 실리콘 기판을 식각하여 트렌치(trench)를 형성하고, 여기에 화학기상증착법(chemical vapor deposition)으로 절연막을 채워주는 기술이다. 실리콘 표면과 그 측벽이 직각을 이루는 이상적인 트렌치 형성이 가능한 경우에는 유효 분리 길이는 트렌치의 깊이에 의존하므로, 식각의 깊이를 조절하여 유효 분리길이를 증가시킨다. 따라서, 분리에 필요한 최소 길이, 즉 분리설계 규칙은 얼마나 좁은 폭으로 실리콘 기판을 식각 가능한지에 의해서 결정된다. 이는, 웰간의 분리의 경우에도 그대로 적용된다. 즉, 웰간 p+확산접합과, n+확산접합 간의 분리에서도 래치-업과 웰간 펀치쓰루를 막을 수 있는 최소의 거리를 실리콘 식각에 의해서 확보할 수 있다면, 얼마든지 작은 분리설계 규칙을 만들 수 있다.The most representative method of the new separation technology designed to improve the shortcomings of the LOCOS separation technology is a shallow trench isolation (STI) process. This technique forms a trench by etching a silicon substrate between diffusion junctions to be separated, and fills an insulating film by chemical vapor deposition. Where the ideal trench formation at right angles to the silicon surface and its sidewalls is possible, the effective separation length is dependent on the depth of the trench, thus controlling the depth of etching to increase the effective separation length. Thus, the minimum length required for separation, i.e., the separation design rule, is determined by how narrow the silicon substrate can be etched. This also applies to the case of separation between wells. That is, even if the separation between the p + diffusion junction and the n + diffusion junction between the wells and the minimum distance to prevent the latch-up and the punch-through between the wells can be secured by silicon etching, a small separation design rule can be made.
그러나, STI 공정은 다음과 같은 단점을 가지고 있다.However, the STI process has the following disadvantages.
첫째, 버즈비크(bird's beak)가 생성되지 않은 이상적인 트렌치의 경우 활성영역과 절연막이 만나는 경계 부위에서 전계 집중 현상이 발생할 가능성이 높아지며, 게이트의 폭이 감소함에 따라서 문턱전압이 급격히 감소하는 현상(inverse narrow effect)이 나타나서 소자의 특성을 열화시킬 수 있다.First, in an ideal trench without bird's beak, the possibility of electric field concentration is likely to occur at the boundary area where the active region and the insulating layer meet, and the threshold voltage rapidly decreases as the gate width decreases. narrow effects may occur, degrading device characteristics.
둘째, 실리콘 기판을 식각할 때 나타나는 여러 가지 손상(damage)이 소자의 특성에 직접적으로 영향을 미칠 수 있다. 따라서, 이를 해결할 수 있는 정교하고도 복잡한 추가 공정이 필요하다.Second, various damages that occur when etching a silicon substrate can directly affect device characteristics. Thus, there is a need for sophisticated and complex additional processes that can address this.
셋째, 분리 공정에 필요한 단위 공정의 단계(step)가 로코스 공정에 비하여 많다. 특히, 트렌치 식각 후에 화학기상증착법으로 형성된 산화막(이하 CVD 산화막이라 함)으로 트렌치 내부를 채우고 이를 다시 평탄화시키기 위해서 필연적으로 화학기계적연마(chemical mechanical polishing) 공정이 필요한데, 이는 단가가 높은 공정으로써 제조 원가를 증대시킨다.Third, there are more steps in the unit process than in the LOCOS process. In particular, a chemical mechanical polishing process is inevitably required in order to fill the inside of the trench with an oxide film formed by chemical vapor deposition (hereinafter referred to as a CVD oxide film) after the trench etching and to flatten it again. To increase.
넷째, CVD 산화막을 전반적인 평탄화 특성이 우수하도록 하기 위해서는 기판 전체에 걸쳐서 활성영역이 균일하게 분포하여야 한다. 이를 위해서는 활성영역이 필요 없는 넓은 필드영역에도 더미 활성영역(dummy active)을 배치하여야 하므로 이에 대한 설계규칙이 필요하다. 특히, 게이트 전극의 국부 연결에 많은 제약이 따른다. 또한, 두께의 균일성을 확보하기 위해서 다이가 만들어지지 않는 기판 주변 영역 즉 넓은 활성영역에 두껍게 쌓이는 CVD 산화막을, 증착후 다시 어느 정도 식각해야 한다. 이를 위해서는 추가적인 마스크 공정이 필요하다. 특히, 더미 활성영역이 배치되는 넓은 필드영역에는 거의 대부분 제1 및 제2 금속배선 등의 신호선들이 지나가게 되는데, 이때 더미 활성영역이 없을 때보다 국부연결 배선간의 정전용량(interconnection capacitance)이 증가하고, 이에 따라서 여러 가지 제품 동작상 악 영향이 생길 수 있다.Fourth, in order for the CVD oxide film to have excellent overall planarization characteristics, the active region should be uniformly distributed throughout the substrate. To this end, a dummy active area must be arranged even in a large field area that does not require an active area. Therefore, a design rule is required. In particular, many restrictions are placed on the local connection of the gate electrodes. In addition, in order to ensure uniformity of the thickness, the CVD oxide film that is thickly deposited in the region around the substrate where the die is not formed, that is, the wide active region, must be etched to some extent after deposition. This requires an additional mask process. In particular, signal lines such as first and second metal wires pass through the large field area in which the dummy active area is disposed. In this case, the interconnection capacitance between the local connection lines increases more than the dummy active area. As a result, various product behaviors may be adversely affected.
이와 같은 단점에 의해서 0.3 ㎛ 급 이하의 소자제조 기술에서 일반적으로 사용되고 있는 STI 기법은 전반적인 제조 단가와 공정 수를 증대시킨다는 취약점을 가지고 있으므로 이에 대한 개선이 필요하다.Due to these shortcomings, the STI technique, which is generally used in the device manufacturing technology of 0.3 μm or less, has a weakness that increases the overall manufacturing cost and the number of processes.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 비교적 공정이 용이하며 반도체 소자의 집적도를 보다 향상시킬 수 있는 소자분리막 형성 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is a relatively easy process and an object of the present invention is to provide a device isolation film forming method that can further improve the degree of integration of semiconductor devices.
도1a 내지 도1d는 본 발명의 제1 실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도,1A to 1D are cross-sectional views of a device isolation film forming process of a semiconductor device according to a first embodiment of the present invention;
도2a 내지 도2d는 본 발명의 제2 실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도.2A to 2D are cross-sectional views of a device isolation film forming process of a semiconductor device in accordance with a second embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
10, 20: 반도체 기판 11, 21: 패드산화막10, 20: semiconductor substrate 11, 21: pad oxide film
12, 22, 25: 패드질화막 13, 23: 트렌치12, 22, 25: pad nitride film 13, 23: trench
14, 24: 제1 소자분리막 15, 26: 제2 소자분리막14 and 24: first device isolation layer 15 and 26: second device isolation layer
상기와 같은 목적을 달성하기 위한 본 발명은 얕은 트렌치 분리(shallow trench isolation) 공정을 실시하여 이웃하는 웰 사이를 분리하기 위한 제1 소자분리막을 형성하는 단계; 및 로코스(local oxidation of silicon, LOCOS) 공정을 실시하여 같은 웰 내의 소자를 분리하기 위한 제2 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.The present invention for achieving the above object is performed by forming a shallow trench isolation process to form a first device isolation film for separating between neighboring wells; And forming a second device isolation film for separating devices in the same well by performing a local oxidation of silicon (LOCOS) process.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 패드산화막(pad oxide) 및 질화막을 형성하는 제1 단계; 상기 질화막 및 상기 패드산화막을 선택적으로 식각하여 이웃하는 웰 사이의 상기 반도체 기판을 노출시키는 제2 단계; 상기 제2 단계에서 노출된 상기 반도체 기판을 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 제3 단계; 상기 트렌치 내에 절연막을 매립하여, 상기 이웃하는 웰 사이에 제1 소자분리막을 형성하는 제4 단계; 상기 질화막을 선택적으로 식각하여 같은 웰 내의 소자를 분리하기 위한 제2 소자분리영역의 상기 패드산화막을 노출시키는 제5 단계; 및 로코스(local oxidation of silicon, LOCOS) 공정을 실시하여 상기 제2 소자분리막을 형성하는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.In addition, the present invention for achieving the above object is a first step of forming a pad oxide film (pad oxide) and nitride film on a semiconductor substrate; Selectively etching the nitride film and the pad oxide film to expose the semiconductor substrate between neighboring wells; A third step of forming a trench in the semiconductor substrate by etching the semiconductor substrate exposed in the second step; Embedding an insulating film in the trench to form a first device isolation layer between the neighboring wells; Selectively etching the nitride film to expose the pad oxide film in a second device isolation region for separating devices in the same well; And a sixth step of forming the second device isolation layer by performing a local oxidation of silicon (LOCOS) process.
본 발명은 웰간(well to well)의 소자분리막 형성을 위해서는 STI 공정을 실시하고, 같은 웰 내의 소자분리를 위한 소자분리막형성을 위해서는 로코스 공정을 실시함으로써, 전체적인 소자분리막 형성 공정은 STI 보다 더 간단하고 소자분리 특성은 로코스 공정 보다 우수한 소자분리방법을 제시하는데 그 특징이 있다.According to the present invention, an STI process is performed to form a device isolation film in a well to well, and a LOCOS process is performed to form an element isolation film for device isolation in the same well, so that the overall device isolation film formation process is simpler than STI. In addition, the device isolation characteristics are characterized by suggesting a device separation method superior to the LOCOS process.
도1a 내지 도1d를 참조하여 본 발명의 제1 실시예에 따른 반도체 소자의 소자분리막 형성 방법을 설명한다.A method of forming an isolation layer in a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 1A to 1D.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 패드산화막(pad oxide)(11)과 패드질화막(pad nitride)(12)을 형성하고, 패드질화막(12) 및 패드산화막(11)을 선택적으로 식각하여 제1 소자분리막 형성 영역의 반도체 기판(10)을 노출시킨다. 제1 소자분리막 형성 영역은 웰간(well-to well) 영역이다.First, as shown in FIG. 1A, a pad oxide film 11 and a pad nitride film 12 are formed on a semiconductor substrate 10, and the pad nitride film 12 and the pad oxide film 11 are formed. Is selectively etched to expose the semiconductor substrate 10 in the first device isolation layer formation region. The first device isolation layer forming region is a well-to well region.
다음으로, 도1b에 도시한 바와 같이 반도체 기판(10)을 식각하여 트렌치(13)를 형성하고, 화학기상증착법으로 절연막을 형성하고 절연막을 화학기계적연마 또는 전면식각(blanket etch back)하여 패드질화막(12) 표면과 절연막(14) 표면이 평탄해지도록 하여 트렌치(13) 내에 제1 소자분리막(14)을 형성한다.Next, as shown in FIG. 1B, the trench 13 is formed by etching the semiconductor substrate 10, an insulating film is formed by chemical vapor deposition, and the insulating film is chemically mechanically polished or blanket etched back to form a pad nitride film. (12) The first device isolation film 14 is formed in the trench 13 so that the surface and the surface of the insulating film 14 are flat.
다음으로, 도1c에 도시한 바와 같이 패드질화막(12)을 선택적으로 식각하여, 같은 웰 내의 소자분리를 위하여 형성되는 제2 소자분리막 영역의 패드산화막(11)을 노출시킨다.Next, as shown in FIG. 1C, the pad nitride film 12 is selectively etched to expose the pad oxide film 11 in the second device isolation film region formed for device isolation in the same well.
다음으로, 도1d에 도시한 바와 같이 로코스 공정을 실시하여 제2 소자분리막(15)을 형성한다.Next, as shown in FIG. 1D, a LOCOS process is performed to form the second device isolation layer 15.
이어서, 패드질화막(12) 및 패드산화막(11)을 제거하고 후속공정을 실시한다.Subsequently, the pad nitride film 12 and the pad oxide film 11 are removed and a subsequent step is performed.
이와 같이 소자분리 공정을 2단계로 나누어 실시함으로써, STI 공정만으로 소자분리막을 형성할 경우 실시되는 더미 활성영역의 배치 등을 생략할 수 있어 공정을 단순화시키면서, STI 공정으로 소자분리막을 형성한 경우와 유사한 전기적 특성을 갖도록 하는 것이다.By dividing the device isolation process into two stages as described above, the arrangement of the dummy active region, which is performed when the device isolation film is formed only by the STI process, can be omitted, thereby simplifying the process and forming the device isolation film by the STI process. To have similar electrical characteristics.
전술한 본 발명의 제1 실시예에 따른 소자분리막 형성 방법은 STI 공정 이후 추가적으로 로코스 공정을 실시함에 따라, STI 공정으로 형성된 제1 소자분리막(14)과 활성영역의 경계(A)에 버즈비크가 형성되어 제1 소자분리막(14)과 활성영역(A)의 경계가 완만해져 좁은 폭 효과 및 가장자리 채널 효과(edge channel effect) 등을 억제할 수 있으나, 버즈비크 형성에 따라 활성영역의 크기를 감소시키는 단점을 가지고 있기도 하다. 따라서, STI 공정으로 형성된 제1 소자분리막(14)과 활성영역 경계의 버즈비크를 적절히 조절(control)함으로써, 활성영역의 면적 확보와 전계집중 현상의 억제를 동시에 만족시킬 수도 있다.According to the method of forming a device isolation film according to the first embodiment of the present invention described above, a LOCUS process is additionally performed after the STI process, and thus, the Buzzbeek is formed at the boundary A between the first device isolation layer 14 formed in the STI process and the active region. Is formed so that the boundary between the first device isolation layer 14 and the active region A is smooth, so that narrow width effects and edge channel effects can be suppressed. It also has the disadvantage of reducing. Therefore, by appropriately controlling the first device isolation film 14 formed by the STI process and the buzz bead at the boundary of the active region, the area of the active region and the suppression of the electric field concentration phenomenon can be satisfied at the same time.
다음의 본 발명의 제2 실시예에 따른 반도체 소자의 소자분리막 형성 방법은, 전술한 본 발명의 제1 실시예와 같이 STI 공정으로 제1 소자분리막을 형성한 후, 로코스 공정으로 제2 소자분리막을 형성하는 과정에서 제1 소자분리막과 활성영역의 경계에 로코스가 형성되는 것을 방지할 수 있는 방법이다.In the method of forming a device isolation film of a semiconductor device according to the second embodiment of the present invention, the first device isolation film is formed by an STI process as in the first embodiment of the present invention described above, and then the second device is formed by a LOCOS process. In the process of forming the separator, a method of preventing locus from forming on the boundary between the first device isolation layer and the active region is prevented.
도2a 내지 도2d를 참조하여 본 발명의 제2 실시예에 따른 소자분리막 형성 방법을 설명한다.A method of forming a device isolation film according to a second embodiment of the present invention will be described with reference to FIGS. 2A to 2D.
먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 패드산화막(pad oxide)(21)과 제1 패드질화막(22)을 형성하고, 제1 패드질화막(22) 및 패드산화막(21)을 선택적으로 식각하여 제1 소자분리막 형성 영역의 반도체 기판(20)을 노출시킨다. 제1 소자분리막 형성 영역은 웰간(well-to well) 영역이다.First, as shown in FIG. 2A, a pad oxide film 21 and a first pad nitride film 22 are formed on a semiconductor substrate 20, and the first pad nitride film 22 and the pad oxide film 21 are formed. Is selectively etched to expose the semiconductor substrate 20 in the first device isolation layer formation region. The first device isolation layer forming region is a well-to well region.
다음으로, 도2b에 도시한 바와 같이 반도체 기판(10)을 식각하여 트렌치(23)를 형성하고, 화학기상증착법으로 절연막을 형성하고 패드산화막(21)이 노출될 때까지 절연막 및 제1 패드질화막(24)을 화학기계적연마 또는 전면식각하여 평탄화시켜 트렌치(23) 내에 제1 소자분리막(24)을 형성한다.Next, as shown in FIG. 2B, the semiconductor substrate 10 is etched to form the trench 23, an insulating film is formed by chemical vapor deposition, and the insulating film and the first pad nitride film are exposed until the pad oxide film 21 is exposed. (24) is planarized by chemical mechanical polishing or full surface etching to form the first device isolation film 24 in the trench 23.
이때, 전술한 본 발명의 일실시예와 같이 절연막을 화학기계적연마 또는 전면식각한 다음, 습식식각 혹은 건식식각으로 제1 패드질화막(22)을 제거하여 패드산화막(21)을 노출시킬 수도 있다.In this case, as described above, the pad oxide layer 21 may be exposed by chemical mechanical polishing or full surface etching and then removing the first pad nitride layer 22 by wet etching or dry etching.
다음으로, 도2c에 도시한 바와 같이 제2 패드질화막(25)을 형성하고, 제2 패드질화막(25)을 선택적으로 식각하여, 같은 웰 내의 소자분리를 위하여 형성되는 제2 소자분리막 영역의 패드산화막(21)을 노출시킨다.Next, as shown in FIG. 2C, a second pad nitride film 25 is formed, and the second pad nitride film 25 is selectively etched to form a pad of the second device isolation film region formed for device isolation in the same well. The oxide film 21 is exposed.
다음으로, 도2d에 도시한 바와 같이 로코스 공정을 실시하여 제2 소자분리 막(26)을 형성한다.Next, as shown in FIG. 2D, a LOCOS process is performed to form a second device isolation film 26.
이어서, 제2 패드질화막(25) 및 패드산화막(21)을 제거하고 후속공정을 실시한다.Subsequently, the second pad nitride film 25 and the pad oxide film 21 are removed and a subsequent step is performed.
상기와 같이 이루어지는 본 발명은 웰간(well-to-well) 격리를 위하여 STI 공정으로 제1 소자분리막을 형성하고, 같은 웰 내의 격리를 위해서는 로코스 공정으로 제2 소자분리막을 형성함으로써, STI 공정만으로 소자분리막을 형성할 경우 야기되는 활성영역 밀도의 불균일성에 따른 문제점을 상당히 해소할 수 있다.According to the present invention, the first device isolation film is formed by the STI process for well-to-well isolation, and the second device isolation film is formed by the Locos process for isolation in the same well. The problem caused by the nonuniformity of the active region density caused when the device isolation layer is formed can be significantly solved.
즉, 웰간 격리는 비교적 넓은 간격이 허용되고, 그 밀도도 작다. 대표적인 응용 예로서 풀 씨모스 에스램 셀(full CMOS SRAM cell)을 사용하는 제품의 경우 셀 블록 내의 웰간 격리와 주변회로 내의 웰간 격리는 격리 길이 및 격리 밀도를 거의 비슷하게 맞출 수 있다. 따라서, 웰간의 밀도가 전 웨이퍼 내에서 균일하게 될 경우, STI 공정에서 추가로 요구되는 더미 활성영역 및 반전-활성영역 마스크(reverse active mask) 등의 필요성이 없어짐으로써, 보다 간단한 STI 격리를 실현할 수 있다. 나머지 웰 내의 분리는 로코스 공정에 의해서 만들어진다.That is, the inter well isolation allows a relatively wide interval, and its density is also small. As a representative application, for products using full CMOS SRAM cells, inter well isolation in cell blocks and inter well isolation in peripheral circuits can match the isolation length and isolation density almost equally. Accordingly, when the well-to-well density becomes uniform within the entire wafer, the need for additional dummy active regions and reverse active masks, which are additionally required in the STI process, is eliminated, thereby enabling simpler STI isolation. have. Separation in the remaining wells is made by the Locos process.
본 발명에 따른 소자분리막 형성 방법은 STI 공정과 로코스 공정을 실시함에 따라 두 장의 소자분리막 형성 마스크가 필요하다. 종래의 STI 공정에서도 더미 활성영역 마스크 및 반전-활성영역 마스크(reverse active mask)가 필요하다. 따라서, 본 발명에 따른 소자분리막 형성 방법은 종래와 마스크 공정 수는 같으나, 더미 활성영역 패턴을 형성하기 위한 복잡한 공정 단계를 생략할 수 있다는 장점이 있다.The device isolation film forming method according to the present invention requires two device isolation film forming masks according to the STI process and the LOCOS process. In the conventional STI process, a dummy active region mask and a reverse active mask are required. Therefore, the device isolation film forming method according to the present invention has the same number of mask processes as the conventional method, but has an advantage that a complicated process step for forming a dummy active region pattern can be omitted.
전술한 본 발명의 제1 실시예 및 제2 실시예에서는 STI 공정을 먼저 실시하여 웰간을 분리시키는 제1 소자분리막을 형성하고, 로코스 공정을 실시하여 같은 웰 내의 소자를 분리시키기 위한 제2 소자분리막을 형성하는 경우를 설명하였지만, 제1 산화막 형성을 위한 STI 공정과 제2 산화막 형성을 위한 로코스 공정 순서는 바뀔 수도 있다. 즉, 로코스 공정을 먼저 실시하여 제2 산화막을 형성하고, 이후 STI 공정을 실시하여 제2 산화막을 형성할 수도 있다. 이와 같이 로코스 공정을 먼저 실시할 경우에는, 로코스 공정시 산화방지막으로 사용되었던 제1 질화막을 완전히 제거한 후 STI 공정을 위하여 새로운 제2 질화막을 형성하고, STI 소자분리막이 형성될 부분의 제2 질화막을 식각한 후 트렌치 형성 공정을 진행하여야 한다.In the above-described first and second embodiments of the present invention, an STI process is performed first to form a first device isolation layer that separates the wells, and a second process for separating devices in the same well by performing a LOCOS process. Although the case of forming the separator has been described, the order of the STI process for forming the first oxide film and the LOCOS process for forming the second oxide film may be changed. That is, the second oxide film may be formed by first performing a LOCOS process and then performing a STI process. In this case, when the LOCOS process is first performed, the first nitride layer, which was used as the anti-oxidation layer during the LOCOS process, is completely removed, a new second nitride film is formed for the STI process, and a second portion of the portion where the STI device isolation film is to be formed. After the nitride film is etched, a trench forming process must be performed.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 종래의 로코스 또는 변형된 로코스 공정에 의한 소자분리보다 전기적으로 우수하고, 종래의 STI 격리의 우수한 특성을 유지하면서도 보다 공정이 간단하여 생산성 및 제조 비용 측면에서 유리하다. 또한, STI 공정만으로 소자분리막을 형성하는 경우에 요구되는 더미 활성영역 형성 공정이 생략되기 때문에, 회로 설계시 설계의 자유도가 증가하며 설계시간도 단축할 수 있으며, 게이트 전극과 금속배선을 연결하는 국부연결(interconnection)이 더미 활성영역을 통과함에 따라 발생하는 기생 캐패시턴스를 제거할 수 있다. 또한. STI 공정만으로 형성된 소자분리막과 활성영역 경계가 불연속함에 따라 발생하는 좁은 폭 채널 효과(narrow channel effect), 엣지 채널 턴-온(edge channel turn-on) 등의 모서리 효과를 억제할 수 있다. 즉, STI 공정으로 형성된 소자분리막과 활성영역 경계의 급격한 산화막 두께 변화가 후속 로코스 공정시 열산화막이 성장되면서 완만해져 모서리 효과의 억제가 가능하다.The present invention made as described above is electrically superior to the device separation by the conventional LOCOS or modified LOCOS process, while maintaining the excellent properties of the conventional STI isolation, and the process is simpler, which is advantageous in terms of productivity and manufacturing cost. . In addition, since the dummy active region formation process required for forming the device isolation layer by only the STI process is omitted, the degree of freedom of design can be increased and the design time can be shortened when designing a circuit. The parasitic capacitance generated as the interconnect passes through the dummy active region can be eliminated. Also. Edge effects such as a narrow channel effect and an edge channel turn-on generated due to discontinuities between the device isolation layer and the active region boundary formed only by the STI process may be suppressed. That is, the rapid oxide film thickness change at the boundary between the device isolation layer and the active region formed by the STI process is gentle as the thermal oxide film is grown during the subsequent LOCOS process, thereby suppressing the edge effect.
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| KR1019980057278A KR20000041419A (en) | 1998-12-22 | 1998-12-22 | Method of forming device isolation region |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100713316B1 (en) * | 2005-12-28 | 2007-05-04 | 동부일렉트로닉스 주식회사 | Method for dual isolation in semiconductor device |
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