KR20000032889A - Method for manufacturing capacitor in semiconductor device - Google Patents
Method for manufacturing capacitor in semiconductor device Download PDFInfo
- Publication number
- KR20000032889A KR20000032889A KR1019980049507A KR19980049507A KR20000032889A KR 20000032889 A KR20000032889 A KR 20000032889A KR 1019980049507 A KR1019980049507 A KR 1019980049507A KR 19980049507 A KR19980049507 A KR 19980049507A KR 20000032889 A KR20000032889 A KR 20000032889A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- forming
- lower electrode
- electrode film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로서, 특히 고유전율을 갖는 물질을 유전체막으로 사용하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly to a method for manufacturing a capacitor of a semiconductor device using a material having a high dielectric constant as a dielectric film.
반도체 소자의 고 집적화에 따라 메모리 소자를 구성하는 메모리 셀의 크기도 작아지고 있다. 이에 따라 메모리 셀의 기본 구성 요소들 중의 하나인 커패시터의 형성 영역도 점점 작아지고 있다. 메모리 셀의 커패시터는 데이터 저장 수단으로서 적정한 데이터 수용 능력을 갖고 있어야 하지만, 고 집적화에 따라 저장할 수 있는 한계 용량은 점점 작아지고 있다. 이와 같은 난점을 극복하기 위한 방법으로서 커패시터의 형태 전환이 요구되었고, 이러한 요구에 부응하는 새로운 형태가 제시되었다. 즉, 커패시터의 형태가 기존에는 주로 평면형이었으나, 고 집적화에 따라 제한된 영역에서 충분한 커패시턴스를 확보하기 위하여 핀(pin), 실린더(cylinder) 또는 트렌치(trench)와 같은 입체적인 구조들로 그 형태가 바뀌었다. 그러나 이러한 커패시터의 외형적인 변화는 반도체 기술의 발전에도 불구하고 어느 정도의 한계가 있다. 따라서 작은 부피의 커패시터에서도 메모리 셀의 동작을 충분히 지원할 수 있을 정도의 커패시턴스를 확보하기 위한 다른 방법으로서 커패시터를 구성하는 재료적인 측면으로의 접근 방법들이 연구되었고, 이에 따라 유전체막의 물질 개선에 관심을 갖기 시작하였다.As semiconductor devices become more integrated, the size of memory cells constituting memory devices is also decreasing. Accordingly, the formation area of the capacitor, which is one of the basic components of the memory cell, is also getting smaller. The capacitor of the memory cell must have an appropriate data capacity as a data storage means, but the limit capacity that can be stored is becoming smaller with high integration. As a method of overcoming such a difficulty, a form change of the capacitor was required, and a new form was proposed to meet the demand. In other words, the shape of the capacitor was conventionally mainly flat, but the shape was changed to three-dimensional structures such as pins, cylinders, or trenches in order to secure sufficient capacitance in a limited area due to high integration. . However, the external changes of these capacitors have some limitations despite advances in semiconductor technology. Therefore, as a way to secure the capacitance enough to support the operation of the memory cell even in a small volume of capacitors, approaches to the material aspects of the capacitors have been studied, and thus interested in improving the material of the dielectric film. Started.
커패시턴스를 증가시킬 수 있는 방법으로는 커패시터의 전극 면적을 증가시키거나, 전극의 거리를 가깝게 하거나, 또는 유전체막의 유전율을 높이는 방법들이 있다. 이와 같은 방법들 중에서 커패시터의 전극 면적을 증가시키기 위한 방법으로서 반구형 그레인(Hemi-Spherical Grain; 이하 HSG) 구조로 하부 전극 표면을 형성하는 방법이 제안된 바 있으며, 유전체막의 유전율을 높이는 방법으로서 상대 유전율이 약 24인 오산화 이탄탈륨(Ta2O5) 또는 상대 유전율이 약 600인 BaSrTiO3(이하, "BST"라 함)와 같이 고유전율을 갖는 물질을 유전체막 재료로 사용하는 방법이 급속도로 연구되고 있다. 상기 오산화 이탄탈륨은 BST와 같은 강유전체 물질에 비해 유전율은 낮지만 폴리실리콘용 하부 전극으로 사용하는 일반적인 공정에 쉽게 적용할 수 있다는 장점을 갖고 있으므로 현재 상용화에 더 근접하고 있는 물질이다. 그러나 탄탈륨 산화막은 상대적으로 작은 밴드 갭으로 인하여 누설 전류가 높은 단점이 있다. 따라서 탄탈륨 산화막을 커패시터의 유전체막으로 사용하기 위해서는 누설 전류 특성을 개선하여야 할 필요가 있다.There are ways to increase the capacitance, such as increasing the electrode area of the capacitor, close the distance of the electrode, or increase the dielectric constant of the dielectric film. Among these methods, a method of forming a lower electrode surface with a hemi-spherical grain (HSG) structure has been proposed as a method for increasing the electrode area of a capacitor.A method of increasing the dielectric constant of a dielectric film has been proposed. The use of a material having a high dielectric constant as a dielectric film material, such as bimetallic tantalum pentoxide (Ta 2 O 5 ) of about 24 or BaSrTiO 3 (hereinafter referred to as "BST") having a relative dielectric constant of about 600, is being studied rapidly. It is becoming. The tantalum pentoxide has a lower dielectric constant than ferroelectric materials such as BST, but has an advantage that it can be easily applied to a general process used as a lower electrode for polysilicon, and thus is closer to commercialization. However, the tantalum oxide film has a high leakage current due to a relatively small band gap. Therefore, in order to use a tantalum oxide film as a dielectric film of a capacitor, it is necessary to improve leakage current characteristics.
종래에는 탄탈륨 산화막을 형성한 후에 산소 분위기에서의 열처리를 수행하여 탄탈륨 산화막내의 산소 결핍을 보충함으로써 탄탈륨 산화막의 누설 전류 특성을 개선하였다. 그런데 이와 같은 산소 분위기에서의 열처리 공정은 하부 전극인 실리콘막과 탄탈륨 산화막 사이에 계면 산화막을 형성시키고, 이 계면 산화막이 실리콘 하부 전극의 상부 일정 영역상에서의 불순물 농도를 저하시켜서 일정 조건에서 전체 커패시턴스를 떨어뜨린다. 이를 방지하기 위해서는 실리콘 하부 전극과 탄탈륨 산화막 사이에 질화막과 같은 산화 억제막을 형성시켜서 후속 공정인 산소 분위기에서의 열처리 공정에 의해 형성되는 계면 산화막의 두께를 조절하였다.Conventionally, after forming a tantalum oxide film, heat treatment is performed in an oxygen atmosphere to compensate for oxygen deficiency in the tantalum oxide film, thereby improving leakage current characteristics of the tantalum oxide film. However, such an annealing process in an oxygen atmosphere forms an interfacial oxide film between the silicon film and the tantalum oxide film, which are lower electrodes, and the interfacial oxide film lowers the impurity concentration on the upper predetermined region of the silicon lower electrode, thereby reducing the total capacitance under certain conditions. Drop it. In order to prevent this, an oxide suppressing film such as a nitride film was formed between the silicon lower electrode and the tantalum oxide film to adjust the thickness of the interfacial oxide film formed by a heat treatment process in an oxygen atmosphere, which is a subsequent process.
그런데, 상기 하부 전극의 표면을 반구형 그레인 구조와 같은 요철 형태로 형성시키는 경우에는 탄탈륨 산화막의 형성이 불균일하게 되고, 또한 후속 산소 분위기에서의 열처리 공정에 의해 형성되는 계면 산화막도 불균일하게 형성됨으로써 누설 전류가 증가하는 문제가 있다.However, when the surface of the lower electrode is formed in an uneven shape such as a hemispherical grain structure, the tantalum oxide film is unevenly formed, and the interfacial oxide film formed by the heat treatment process in a subsequent oxygen atmosphere is also unevenly formed, so that leakage current There is a problem that increases.
본 발명이 이루고자 하는 기술적 과제는 고유전율을 갖는 물질로 이루어진 유전체막의 누설 전류 특성을 개선하는 반도체 소자의 커패시터 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device for improving the leakage current characteristics of a dielectric film made of a material having a high dielectric constant.
도 1은 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 플로우 챠트이다.1 is a flow chart for explaining a capacitor manufacturing method of a semiconductor device according to the present invention.
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.2 to 7 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도 8은 도 1의 단계 100 내지 단계 400까지 수행한 후의 커패시턴스를 나타내 보인 그래프이다.FIG. 8 is a graph illustrating capacitance after performing steps 100 to 400 of FIG. 1.
도 9는 도 1의 단계 100 내지 단계 400까지 수행한 후의 누설 전류를 나타내 보인 그래프이다.FIG. 9 is a graph illustrating leakage current after performing steps 100 to 400 of FIG. 1.
도 10은 도 9의 전압 1.5V에서 4.5V 사이의 구간을 확대한 그래프이다.FIG. 10 is an enlarged graph illustrating a section between voltages 1.5V to 4.5V of FIG. 9.
도 11은 도 1의 단계 100 내지 단계 400까지 수행한 후의 최대 커패시턴스와 최소 커패시턴스의 비를 나타내 보인 그래프이다.FIG. 11 is a graph illustrating a ratio of maximum capacitance to minimum capacitance after performing steps 100 to 400 of FIG. 1.
도 12 및 도 13은 도 1의 단계 100 내지 단계 400까지 수행한 후의 XPS 분석 결과를 나타내 보인 그래프이다.12 and 13 are graphs showing the results of XPS analysis after performing steps 100 to 400 of FIG. 1.
도 14 내지 도 16은 도 1의 단계 100 내지 단계 700까지 수행한 후의 XPS 분석 결과를 나타내 보인 그래프들이다.14 to 16 are graphs showing the XPS analysis results after performing steps 100 to 700 of FIG. 1.
도 17은 종래 기술에 따른 하부 전극막/산화 억제막/탄탈륨 산화막과 본 발명에 따른 하부 전극막/산화 억제막/탄탈륨 산화막의 두께를 비교해보기 위해 나타내 보인 단면도이다.17 is a cross-sectional view for comparing the thickness of the lower electrode film / oxidation suppression film / tantalum oxide film according to the prior art and the lower electrode film / oxidation suppression film / tantalum oxide film according to the present invention.
도 18은 본 발명에 따라 제조된 커패시터를 실제 소자에 실장한 경우의 브레이크다운 전압 특성을 나타내 보인 그래프이다.18 is a graph showing breakdown voltage characteristics when a capacitor manufactured according to the present invention is mounted on an actual device.
도 19는 본 발명에 따라 제조된 커패시터를 실제 소자에 실장한 경우의 불량 발생 정도를 나타내 보인 그래프이다.19 is a graph showing the degree of failure occurs when a capacitor manufactured according to the present invention is mounted on an actual device.
도 20은 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 플로우 챠트이다.20 is a flowchart illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with another embodiment of the present invention.
도 21 및 도 22는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도이다.21 and 22 are cross-sectional views illustrating a capacitor manufacturing method of a semiconductor device in accordance with another embodiment of the present invention.
도 23은 본 발명의 다른 실시예에 따라 제조된 커패시터의 누설 전류 특성을 나타내 보인 그래프이다.23 is a graph showing leakage current characteristics of a capacitor manufactured according to another embodiment of the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
10, 20...실리콘 기판 11, 21...층간 절연막10, 20 ... silicon substrate 11, 21 ... interlayer insulating film
12, 22...도전성 플러그 13, 23...하부 전극막12, 22 ... conductive plug 13, 23 ... lower electrode membrane
13'...반구형 입자층 14, 24...산화막13 '... semi-spherical layer 14, 24 ... oxide
15...산화 억제막 16, 25...탄탈륨 산화막15 ... oxidation inhibiting film 16, 25 ... tantalum oxide film
17, 26...상부 전극막17, 26 ... Upper electrode film
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 제조 방법에 따르면, 반도체 기판의 활성 영역상에 하부 전극막을 형성한다. 이어서 상기 하부 전극막상에 산화막 및 산화 억제막으로서의 질화막을 순차적으로 형성한다. 그리고 질화막상에 유전체막으로서 탄탈륨 산화막을 형성하고, 상기 유전체막상에 상부 전극막을 형성한다.In order to achieve the above technical problem, according to the capacitor manufacturing method of the semiconductor device according to an embodiment of the present invention, a lower electrode film is formed on the active region of the semiconductor substrate. Subsequently, an oxide film and a nitride film as an oxidation inhibiting film are sequentially formed on the lower electrode film. A tantalum oxide film is formed as a dielectric film on the nitride film, and an upper electrode film is formed on the dielectric film.
본 발명에 있어서, 상기 하부 전극막 표면에 반구형 입자층을 형성하는 단계를 더 포함하는 것이 바람직하다. 그리고 상기 하부 전극막에 불순물 이온, 예컨대 포스포러스를 주입하는 단계를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include forming a hemispherical particle layer on the lower electrode film surface. And implanting impurity ions, such as phosphorus, into the lower electrode film.
상기 산화막은 20Å 이하의 두께를 갖도록 형성하는 것이 바람직하며, 형성 방법으로서 상기 하부 전극막을 4시간 이하의 시간동안 대기중에 노출시키거나, 화학 기상 증착법을 사용할 수도 있다. 또한 상기 산화막을 형성시키기 위하여 상기 질화막 형성을 위한 반응 챔버내의 O2, N2O 또는 O3분위기에서 상기 하부 전극막을 노출시키는 방법을 사용할 수도 있다.The oxide film is preferably formed to have a thickness of 20 kPa or less. As the forming method, the lower electrode film may be exposed to the air for 4 hours or less, or a chemical vapor deposition method may be used. In addition, a method of exposing the lower electrode film in an O 2 , N 2 O or O 3 atmosphere in the reaction chamber for forming the nitride film may be used to form the oxide film.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법에 따르면, 반도체 기판의 활성 영역상에 하부 전극막을 형성한다. 그리고 상기 하부 전극막상에 소정 두께의 산화막을 형성한다. 이어서 상기 산화막 전면에 플라즈마를 이용하여 불순물 이온들을 주입한다. 그리고 상기 산화막상에 유전체막으로서 탄탈륨 산화막을 형성하고, 상기 유전체막상에 상부 전극막을 형성한다.In order to achieve the above technical problem, according to the capacitor manufacturing method of the semiconductor device according to another embodiment of the present invention, a lower electrode film is formed on the active region of the semiconductor substrate. An oxide film having a predetermined thickness is formed on the lower electrode film. Subsequently, impurity ions are implanted into the entire surface of the oxide film using plasma. A tantalum oxide film is formed as a dielectric film on the oxide film, and an upper electrode film is formed on the dielectric film.
여기서, 상기 하부 전극막 표면에 반구형 입자층을 형성하는 단계를 더 포함하는 것이 바람직하다.Here, the method may further include forming a hemispherical particle layer on the lower electrode film surface.
상기 산화막의 두께는 10Å 이하가 되도록 하는 것이 바람직하다.It is preferable that the thickness of the oxide film be 10 kPa or less.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판 위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일 참조 부호는 동일 부재를 나타낸다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the accompanying drawings, the thicknesses of the various films and regions are highlighted for clarity. In addition, when either film is referred to as being on another film or substrate, it may be directly above the other film or substrate, or an interlayer film may be present. Like reference numerals in the drawings denote like elements.
도 1은 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 플로우 챠트이고, 도 2 내지 도 7은 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.1 is a flowchart illustrating a capacitor manufacturing method according to an embodiment of the present invention, Figures 2 to 7 are cross-sectional views for explaining a capacitor manufacturing method according to an embodiment of the present invention.
도 1에 도시된 플로우 챠트와 도 2 내지 도 7에 도시된 단면도들을 참조하면, 먼저 표면에 반구형 입자층을 갖는 하부 전극막을 형성한다(단계 100). 즉, 도 2에 도시된 바와 같이, 반도체 기판(10)상에 형성된 층간 절연막(11)에는 반도체 기판(10)의 활성 영역과 연결된 도전성 플러그(12)가 개재된다. 이와 같은 구조체상에 하부 전극막(13)이 상기 도전성 플러그(12)와 직접 접촉되어 형성된다. 하부 전극막(13)은 다른 도전층을 통하여 상기 도전성 플러그(12)와 연결될 수도 있다. 하부 전극막(13)으로는 도핑된 실리콘막, 전도성 있는 금속막, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등을 사용할 수 있으나 이에 한정되지는 않는다. 한편, 하부 전극막(13)의 표면에는 반구형 입자층(13')이 형성되는데, 이는 유효 표면적을 증가시켜 전체 커패시턴스를 증가시키기 위해서이다. 상기 반구형 입자층(13')을 형성시키는 방법으로 통상의 HSG 실리콘막을 형성시키는 방법을 사용할 수 있다.Referring to the flow chart shown in FIG. 1 and the cross-sectional views shown in FIGS. 2 to 7, first, a lower electrode film having a hemispherical particle layer on its surface is formed (step 100). That is, as shown in FIG. 2, the interlayer insulating film 11 formed on the semiconductor substrate 10 is provided with a conductive plug 12 connected to the active region of the semiconductor substrate 10. The lower electrode film 13 is formed on the structure in direct contact with the conductive plug 12. The lower electrode layer 13 may be connected to the conductive plug 12 through another conductive layer. The lower electrode layer 13 may be a doped silicon film, a conductive metal film, a metal oxide film, a metal nitride film, or a metal oxynitride film, but is not limited thereto. On the other hand, the hemispherical particle layer 13 'is formed on the surface of the lower electrode film 13, in order to increase the effective surface area and to increase the total capacitance. As a method of forming the hemispherical particle layer 13 ', a method of forming a conventional HSG silicon film can be used.
상기 하부 전극막을 형성한 후에는, 도 3에 도시된 바와 같이, 하부 전극막(13) 전면에 불순물 이온들, 예컨대 포스포러스(Phosporus: P)를 주입한다(단계 200). 하부 전극막(13)에 주입된 포스포러스는 하부 전극막(13) 상부에서의 불순물 농도를 증가시킨다. 하부 전극막(13) 상부에서의 불순물 농도가 증가함에 따라, 상부 전극에 네가티브 전압이 인가되는 경우에 전체 커패시턴스가 감소하는 현상을 억제할 수 있다. 보다 구체적으로 설명하면, 상부 전극에 네가티브 전압이 인가되면 하부 전극막(13) 상부에는 공핍층이 형성된다. 이 공핍층은 유전체막과 직렬로 연결된 커패시터의 역할을 하게 되므로 전체 커패시턴스를 감소시킨다. 그런데, 널리 알려진 바와 같이, 공핍층은 불순물 농도가 낮을수록 깊게 형성된다. 따라서 이와 같이 전체 커패시턴스를 감소시키는 공핍층을 줄이기 위해서는 하부 전극막(13) 상부에서의 불순물 농도를 증가시킬 필요가 있으며, 이에 따라 본 단계에서와 같은 포스포러스 주입 공정이 사용된다.After the lower electrode film is formed, impurity ions, for example, phosphorus (P), are implanted into the lower electrode film 13 as illustrated in FIG. 3 (step 200). Phosphor injected into the lower electrode film 13 increases the impurity concentration on the lower electrode film 13. As the impurity concentration in the upper portion of the lower electrode film 13 increases, the phenomenon that the total capacitance decreases when a negative voltage is applied to the upper electrode can be suppressed. In more detail, when a negative voltage is applied to the upper electrode, a depletion layer is formed on the lower electrode layer 13. This depletion layer acts as a capacitor in series with the dielectric film, reducing the overall capacitance. However, as is well known, the depletion layer is formed deeper as the impurity concentration is lower. Therefore, in order to reduce the depletion layer that reduces the total capacitance as described above, it is necessary to increase the impurity concentration in the upper portion of the lower electrode film 13, and accordingly, the phosphorus implantation process as in this step is used.
하부 전극막(13) 전면에 포스포러스를 주입하는 방법으로는 열적으로 포스포러스를 주입하는 방식(이하 열적 PHA(PHosphorous Anneal))을 사용할 수 있으며, 또한 플라즈마를 이용하여 포스포러스를 주입하는 방식(이하 플라즈마 PHA)을 사용할 수도 있다. 열적 PHA는 기상 상태의 PH3가스를 반응 가스로 하여 열에너지에 의해 포스포러스 이온들이 하부 전극 내부로 확산되도록 하는 방식이다. 그리고 플라즈마 PHA는 기상 상태의 PH3가스에 플라즈마를 인가하여 PH3가스를 분해시키고, 분해된 이온들에게 방향성을 부여하여 하부 전극 내부로 포스포러스 이온들의 확산을 용이하게 하는 방식이다. 두 방식 모두 PH3유량은 100SCCM∼10SLM, 온도는 400℃∼900℃ 그리고 압력은 0.1torr∼760torr의 공정 조건에서 수행할 수 있으며, 특히 플라즈마 PHA의 경우 플라즈마를 생성시키기 위하여, 13.56㎒의 RF(Radio Frequency) 전력을 공급한다.As a method of injecting a phosphor on the entire lower electrode layer 13, a method of thermally injecting a phosphorus (hereinafter, thermal PHA (PHosphorous Anneal)) may be used, and a method of injecting a phosphorus using plasma ( The following plasma PHA) may be used. Thermal PHA is a method in which PH 3 gas in a gaseous state is used as a reaction gas so that phosphor ions diffuse into the lower electrode by thermal energy. The plasma PHA decomposes the PH 3 gas by applying a plasma to the PH 3 gas in a gaseous state, and gives a direction to the decomposed ions to facilitate diffusion of phosphorus ions into the lower electrode. Both methods can be operated under process conditions of a flow rate of PH 3 of 100 SCCM to 10 SLM, a temperature of 400 to 900 ° C., and a pressure of 0.1 tor to 760 tor. In particular, in the case of plasma PHA, an RF of 13.56 MHz Radio Frequency) Supply power.
하부 산화막(13)의 상부에 포스포러스를 주입시킨 후에는, 도 4에 도시된 바와 같이, 하부 산화막(13)상에 산화막(14)을 형성시킨다(단계 300). 이를 위하여, 하부 전극막(13)을 대기중에 소정 시간, 예컨대 4시간 정도 노출시킨다. 노출 시간을 더 길게 하면 산화막(14)이 더 두껍게 형성되는데, 산화막(14)의 두께가 너무 두꺼우면 하부 전극막(13) 상부가 더 소모됨에 따라 주입된 포스포러스 농도가 줄어든다. 따라서 이 경우 500℃ 이하의 상온 정도의 저온에서 노출 시간을 4시간 정도로 제한하여 산화막(14)의 두께(d)가 10Å 이하가 되도록 하는 것이 바람직하다. 이 외에도 노출 시간이 길어지면 소자 특성이 저하되는데 이에 대해서는 후술하기로 한다.After the phosphor is implanted on the lower oxide film 13, an oxide film 14 is formed on the lower oxide film 13 as shown in FIG. 4 (step 300). To this end, the lower electrode film 13 is exposed to the air for a predetermined time, for example, about 4 hours. The longer the exposure time, the thicker the oxide film 14 is formed. If the thickness of the oxide film 14 is too thick, as the upper portion of the lower electrode film 13 is further consumed, the injected phosphorus concentration is reduced. Therefore, in this case, the exposure time is limited to about 4 hours at a low temperature of about 500 ° C. or lower so that the thickness d of the oxide film 14 is 10 kPa or less. In addition, if the exposure time is longer, the device characteristics are reduced, which will be described later.
상기 산화막(14)을 자연 산화막으로 형성하지 않고, 다른 방법으로도 형성할 수도 있다. 예를 들면, 이전 단계인 포스포러스 주입이 완료된 후 동일한 반응 챔버내에서 연속적으로 산화막을 형성시킬 수도 있다. 이 경우에는 산화막(14)이 형성되면서 하부 전극막(13)의 소모가 자연 산화막을 형성하는 경우보다 줄어들므로 더 두꺼운 산화막(14)을 형성해도 되는데, 바람직하게는 20Å 이하의 두께(d)를 갖도록 한다. 이 외에도, 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 산화막(14)을 형성할 수도 있다. 이 경우에 형성되는 산화막(14)은 SiO2막 또는 SiON막이며, 그 두께(d)는 20Å 이하이다.The oxide film 14 may not be formed of a natural oxide film but may be formed by other methods. For example, the oxide film may be continuously formed in the same reaction chamber after the previous step of phosphorus implantation is completed. In this case, since the oxide film 14 is formed and the lower electrode film 13 is consumed less than the case of forming the natural oxide film, a thicker oxide film 14 may be formed. Have it. In addition, the oxide film 14 may be formed using a chemical vapor deposition method. The oxide film 14 formed in this case is a SiO 2 film or a SiON film, and the thickness d is 20 kPa or less.
다음에는, 도 5에 도시된 바와 같이, 산화막(14)상에 산화 억제막(15)으로서의 질화막을 형성한다(단계 400). 산화 억제막(15)의 형성 방법으로서는 RTN(Rapid Thermal Nitridation)법 또는 RTO(Rapid Thermal Oxidation)법을 사용하거나, 또는 RTN법과 RTO법 모두 사용할 수도 있다. 이때 성장되는 산화 억제막(15)은 산화막(13)에 의해 SiON의 조성을 가지며 이후에 SiON막상에 형성되는 탄탈륨 산화막의 증착 두께에 영향을 미치게 되는데, 이는 뒤에 상세히 설명하기로 한다. 상기 산화 억제막(15)은 화학 기상 증착법을 사용하여 형성할 수도 있으며, 이 때 형성되는 막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막이나, 이에 한정되지는 않는다. 산화 억제막(15)은 증착될 탄탈륨 산화막과 하부 전극막(13) 사이의 반응 또는 확산을 방지하여 유전체막인 탄탈륨 산화막의 열화를 억제하고, 또한 소자 동작시 탄탈륨 산화막에 직접 인가되는 전계를 분산시키는 역할을 함으로써 누설 전류를 감소시킨다. 더욱이, 후속 공정인 산소 분위기에서의 열처리 공정에서의 산화막의 성장을 조절할 수 있도록 함으로써 누설 전류를 제어할 수 있도록 한다.Next, as shown in FIG. 5, a nitride film as an oxidation inhibiting film 15 is formed on the oxide film 14 (step 400). As a method of forming the oxidation inhibiting film 15, a Rapid Thermal Nitridation (RTN) method or a Rapid Thermal Oxidation (RTO) method may be used, or both the RTN method and the RTO method may be used. At this time, the grown oxide suppression film 15 has a composition of SiON by the oxide film 13 and subsequently affects the deposition thickness of the tantalum oxide film formed on the SiON film, which will be described later in detail. The oxidation inhibiting film 15 may be formed using chemical vapor deposition, and the film formed at this time may be a silicon oxide film, a silicon nitride film, or a silicon oxynitride film, but is not limited thereto. The oxidation inhibiting film 15 prevents reaction or diffusion between the tantalum oxide film to be deposited and the lower electrode film 13 to suppress deterioration of the tantalum oxide film as a dielectric film and also disperse an electric field applied directly to the tantalum oxide film during operation of the device. It serves to reduce the leakage current. Furthermore, it is possible to control the leakage current by controlling the growth of the oxide film in the subsequent heat treatment step in the oxygen atmosphere.
상기 단계 200 내지 단계400까지의 공정은 동일한 반응 챔버내에서 인-시튜(in-situ)로 진행하는 것이 바람직한데, 그 이유로는 진공 상태를 계속 유지할 수 있으므로 각 단계 사이에서의 세정 공정을 생략할 수 있기 때문이다. 그러나 산화막(14)을 자연 산화막으로 형성하고자 하는 경우에는 엑스-시튜(ex-situ)로 진행할 수도 있다.The steps 200 to 400 are preferably carried out in-situ in the same reaction chamber, because the vacuum process can be maintained, so that the cleaning process between the steps can be omitted. Because it can. However, when the oxide film 14 is to be formed as a natural oxide film, it may proceed to ex-situ.
이어서 도 6에 도시된 바와 같이, 산화 억제막(15)상에 유전체막으로서 탄탈륨 산화막(16)을 형성한다(단계 500). 이를 위하여, Ta(OC2H5)5또는 TaCl5와 같은 유기 금속 물질을 전구체로 하여 반응 챔버내에서 산소와 반응시키는 화학 기상 증착법을 사용할 수 있다.Then, as shown in FIG. 6, a tantalum oxide film 16 is formed on the oxidation suppression film 15 as a dielectric film (step 500). To this end, a chemical vapor deposition method may be used in which an organic metal material such as Ta (OC 2 H 5 ) 5 or TaCl 5 is used as a precursor to react with oxygen in a reaction chamber.
이와 같이 탄탈륨 산화막(16)을 형성한 후에는 산소 열처리 공정 및 결정화 공정을 수행한다(단계 600, 700). 증착된 상태의 탄탈륨 산화막(16)은 치밀하지 않으므로 누설 전류에 취약하다. 따라서 산소 분위기에서의 열처리를 진행하여 탄탄륨 산화막(16)내의 산소 결핍을 보충해준다. 또한 유전율을 향상시키기 위하여 탄탈륨 산화막(16)을 결정화시키는데, 이는 결정화 탄탈륨 산화막이 비정질 탄탈륨 산화막에 비하여 유전율이 더 크다고 알려져 있기 때문이다. 결정화 공정은 탄탈륨 산화막(16)의 결정화 온도인 650℃ 이상에서 산소 또는 질소 가스 분위기에서의 열처리를 수행함으로써 이루어진다.After the tantalum oxide film 16 is formed in this manner, an oxygen heat treatment process and a crystallization process are performed (steps 600 and 700). The tantalum oxide film 16 in the deposited state is not dense and therefore vulnerable to leakage current. Therefore, the heat treatment is performed in an oxygen atmosphere to compensate for the oxygen deficiency in the tantalum oxide film 16. In addition, the tantalum oxide film 16 is crystallized in order to improve the dielectric constant, since the crystallized tantalum oxide film is known to have a higher dielectric constant than the amorphous tantalum oxide film. The crystallization process is performed by performing heat treatment in an oxygen or nitrogen gas atmosphere at 650 ° C. or higher, which is the crystallization temperature of the tantalum oxide film 16.
이어서, 도 7에 도시된 바와 같이, 탄탈륨 산화막(16)상에 상부 전극막(17)을 형성한다(단계 800). 일반적으로 상부 전극막(17)으로서 도핑된 실리콘을 사용하며, 금속, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등과 같은 전도성 물질막들을 사용할 수 있다. 최근에는, 장벽층으로서 질화티타늄(TiNx)막을 상부 전극막(17)과 함께 사용하는데, 질화티타늄막은 탄탈륨 산화막(16)과의 반응이 잘 일어나지 않으므로 유전체막의 열화를 억제시켜주는 역할을 한다.Next, as shown in FIG. 7, the upper electrode film 17 is formed on the tantalum oxide film 16 (step 800). Generally, doped silicon is used as the upper electrode layer 17, and conductive material films such as a metal, a metal oxide film, a metal nitride film, or a metal oxynitride film may be used. Recently, a titanium nitride (TiN x ) film is used together with the upper electrode film 17 as a barrier layer. The titanium nitride film plays a role of suppressing deterioration of the dielectric film because the reaction with the tantalum oxide film 16 does not occur well.
도 8은 포스포러스 주입 공정과 산화 억제막 형성 공정 사이에 산화막을 형성한 경우와 형성하지 않은 경우에서의 커패시턴스 값을 나타내 보인 그래프이다. 도 8에서 참조 부호 ″■″는 종래 기술에 따라 산화막을 형성하지 않고 포스포러스 주입과 산화 억제막 형성을 인-시튜로 수행한 경우의 결과이고, 참조 부호 ″▲″, ″●″ 및 ″◆ ″는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우의 결과를 나타낸다. 특히 참조 부호 ″▲″로 나타낸 곡선은 자연 산화막을 형성하기 위하여 하부 전극막을 4시간동안 대기 상태에 노출시킨 경우이고, 참조 부호 ″●″로 나타낸 곡선은 하부 전극막을 6시간동안 대기 상태에 노출시킨 경우이고, 그리고 참조 부호 ″◆ ″로 나타낸 곡선은 하부 전극막을 12시간동안 대기 상태에 노출시킨 경우를 나타낸다.FIG. 8 is a graph showing capacitance values with and without an oxide film formed between the phosphorus implantation process and the oxide suppression film formation process. In Fig. 8, reference numerals ″ ■ ″ are the results of phosphorus injection and the formation of an oxide suppression film in-situ without forming an oxide film according to the prior art, and reference numerals ″ ▲ ″, ″ ● ″ and ″ ◆ Indicates the result when a natural oxide film is formed between phosphorus injection and the formation of an antioxidant film according to the present invention. In particular, the curve indicated by the reference mark ″ ▲ ″ is the case where the lower electrode film is exposed to the atmospheric state for 4 hours to form a natural oxide film, and the curve indicated by the reference mark ″ ● ″ is the exposed electrode state to the atmospheric state for 6 hours. And a curve denoted by reference symbol "◆" indicates a case where the lower electrode film is exposed to the standby state for 12 hours.
도 8에 도시된 바와 같이, 종래 기술에 따라 형성된 커패시터의 커패시턴스는 23-24fF/㎛2의 값을 나타내며, 본 발명에 따라 형성된 커패시터의 커패시턴스는, 4시간동안 노출시킨 경우에는 24-25fF/㎛2로 약간 증가된 값을 나타낸다. 다만, 6시간 또는 12시간동안 노출시킨 경우에는 오히려 커패시턴스가 감소한다.As shown in Fig. 8, the capacitance of a capacitor formed according to the prior art shows a value of 23-24fF / μm 2 , and the capacitance of the capacitor formed according to the present invention is 24-25fF / μm when exposed for 4 hours. 2 shows a slightly increased value. However, the capacitance decreases when exposed for 6 hours or 12 hours.
도 9 및 도 10은 포스포러스 주입 공정과 산화 억제막 형성 공정 사이에 산화막을 형성한 경우와 형성하지 않은 경우에서의 누설 전류를 나타내 보인 그래프로서, 도 10은 도 9의 1.5V와 4.5V 사이의 구간에서의 누설 전류 곡선을 확대시킨 그래프이다. 도 9 및 도 10에서, 참조 부호 ″a ″로 나타낸 곡선은 종래 기술에 따라 산화막을 형성하지 않고 포스포러스 주입과 산화 억제막 형성을 인-시튜로 수행한 경우의 결과이고, 참조 부호 ″b ″, ″c ″ 및 ″d ″로 나타내 곡선은 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우의 결과를 나타낸다. 특히 참조 부호 ″b ″로 나타낸 곡선은 자연 산화막을 형성하기 위하여 하부 전극막을 4시간동안 대기 상태에 노출시킨 경우이고, 참조 부호 ″c ″로 나타낸 곡선은 하부 전극막을 6시간동안 대기 상태에 노출시킨 경우이고, 그리고 참조 부호 ″d ″로 나타낸 곡선은 하부 전극막을 12시간동안 대기 상태에 노출시킨 경우를 나타낸다.9 and 10 are graphs showing leakage currents when and without an oxide film formed between a phosphorus implantation process and an oxide suppression film formation process, and FIG. 10 is between 1.5V and 4.5V in FIG. 9. It is a graph which enlarged the leakage current curve in the section of. In Figs. 9 and 10, the curve indicated by reference numeral ″ a ″ is a result when phosphorous injection and oxidation suppression film formation are performed in-situ without forming an oxide film according to the prior art, and reference symbol ″ b ″ The curves, denoted by ″ c ″ and ″ d ″, show the results when a natural oxide film was formed between phosphorus injection and the formation of an antioxidant film according to the present invention. In particular, the curve ″ b ″ represents the case where the lower electrode film is exposed to the atmospheric state for 4 hours to form a natural oxide film, and the curve ″ c ″ represents the exposure of the lower electrode film to the atmospheric state for 6 hours. And the curve indicated by the reference symbol ″ d ″ indicates the case where the lower electrode film was exposed to the standby state for 12 hours.
도 9 및 도 10에 도시된 바와 같이, 저전압(0-1V)과 고전압(4.5V 이상)에서의 누설 전류는 차이가 거의 없지만, 중간 영역의 전압(1.2-4.5V)에서는 누설 전류 곡선의 형태가 서로 달라진다는 것을 알 수 있다. 즉, 중간 영역의 전압이 인가될 때, 종래 기술에 따라 형성된 커패시터의 경우에 그 누설 전류 곡선이 약간의 곡률로 구부러지는 바우잉(bowing) 현상이 발생되어 누설 전류 특성이 저하된다. 그러나, 본 발명에 따라 형성된 커패시터의 경우에는 바우잉 현상이 발생되지 않는다. 다만, 산화막 형성을 위한 노출 시간이 서로 다르더라도, 누설 전류 특성은 큰 변화가 없다.As shown in Figs. 9 and 10, the leakage current at the low voltage (0-1V) and the high voltage (4.5V or more) is almost no difference, but the leakage current curve form at the voltage (1.2-4.5V) in the middle region It can be seen that are different from each other. That is, when a voltage in the intermediate region is applied, a bowing phenomenon occurs in which the leakage current curve is bent at a slight curvature in the case of the capacitor formed according to the prior art, and the leakage current characteristic is lowered. However, the bowing phenomenon does not occur in the case of the capacitor formed according to the present invention. However, even if the exposure time for forming the oxide film is different, the leakage current characteristic does not change significantly.
도 11은 포스포러스 주입 공정과 산화 억제막 형성 공정 사이에 산화막을 형성한 경우와 형성하지 않은 경우에서의 최대 커패시턴스와 최소 커패시턴스의 비(이하 Cmin/Cmax)를 나타내 보인 그래프이다. 최대 커패시턴스(Cmax)는 +1.2V의 전압을 인가했을 때의 커패시턴스이고, 최소 커패시턴스(Cmin)는 -1.2V의 전압을 인가했을 때의 커패시턴스이다. 도 11에서 참조 부호 ″■″는 종래 기술에 따라 산화막을 형성하지 않고 포스포러스 주입과 산화 억제막 형성을 인-시튜로 수행한 경우의 결과이고, 참조 부호 ″▲″, ″●″ 및 ″◆ ″는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우의 결과를 나타낸다. 특히 참조 부호 ″▲″로 나타낸 곡선은 자연 산화막을 형성하기 위하여 하부 전극막을 4시간동안 대기 상태에 노출시킨 경우이고, 참조 부호 ″●″로 나타낸 곡선은 하부 전극막을 6시간동안 대기 상태에 노출시킨 경우이고, 그리고 참조 부호 ″◆ ″로 나타낸 곡선은 하부 전극막을 12시간동안 대기 상태에 노출시킨 경우를 나타낸다.FIG. 11 is a graph showing the ratio of the maximum capacitance and the minimum capacitance (hereinafter, C min / C max ) with and without an oxide film formed between the phosphorus implantation process and the oxide suppression film formation process. The maximum capacitance C max is the capacitance when a voltage of +1.2 V is applied, and the minimum capacitance C min is the capacitance when a voltage of -1.2 V is applied. In Fig. 11, reference numerals ″ ■ ″ are the results of in-situ phosphorous injection and the formation of an oxide suppression film in-situ without forming an oxide film according to the prior art, and reference numerals ″ ▲ ″, ″ ● ″ and ″ ◆ Indicates the result when a natural oxide film is formed between phosphorus injection and the formation of an antioxidant film according to the present invention. In particular, the curve indicated by the reference symbol ″ ▲ ″ is a case where the lower electrode film is exposed to the atmospheric state for 4 hours in order to form a natural oxide film, and the curve indicated by the reference symbol ″ ● ″ is when the lower electrode film is exposed to the atmospheric state for 6 hours. And a curve denoted by reference symbol "◆" indicates a case where the lower electrode film is exposed to the standby state for 12 hours.
도 11에 도시된 바와 같이, 종래 기술에 따라 형성된 커패시터와 본 발명에 따라 4시간의 노출 시간을 갖는 커패시터의 Cmin/Cmax은 약 88%로 거의 차이를 보이지 않는다. 그러나, 6시간의 노출 시간을 갖는 경우에는 84%로 감소하고, 12시간의 노출 시간을 갖는 경우에는 82%로 급격히 감소한다. Cmin/Cmax값이 감소하게 되면, 네가티브 전압이 인가되었을 경우에 하부 전극막에 공핍층이 더 깊게 형성되어 전체 커패시턴스를 감소시키므로, Cmin/Cmax값은 큰 것이 바람직하다.As shown in Fig. 11, the C min / C max of the capacitor formed according to the prior art and the capacitor having an exposure time of 4 hours according to the present invention shows little difference, about 88%. However, with an exposure time of 6 hours, it is reduced to 84%, and with an exposure time of 12 hours, it is drastically reduced to 82%. When the C min / C max value is decreased, the depletion layer is formed deeper in the lower electrode film when the negative voltage is applied, thereby reducing the total capacitance, and therefore, the C min / C max value is preferably large.
도 12 및 도 13은 노출 시간이 길어짐에 따라 Cmin/Cmax값의 감소 원인을 알아보기 위하여 XPS(X-ray Photoelectron Spectroscopy) 분석 결과를 나타내 보인 그래프이다. 각 그래프에서 가로축은 결합 에너지를 나타내고, 세로축은 X-선에 의해 초당 방출된 원자 개수(KCPS : Kilo Count Per Second)를 나타낸다. 분석 대상 시료는 종래 기술에 따라 하부 전극막 전면에 포스포러스를 주입한 후에 인-시튜로 산화 억제막을 형성한 구조체와, 본 발명에 따라 하부 전극막 전면에 포스포러스 주입한 하고, 산화막을 형성한 후에 산화 억제막을 형성한 구조체이다. 도 12에서 참조 번호 ″e ″는 종래 기술에 따라 포스포러스 주입과 산화 억제막 형성 사이에 산화막을 형성하지 않은 경우에서 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 ″f ″는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우에서의 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때 자연 산화막을 형성하기 위하여 대기중에 노출시킨 시간은 17시간이다. 그리고 도 13에서 ″g ″는 종래 기술에 따라 포스포러스 주입과 산화 억제막 형성 사이에 산화막을 형성하지 않은 경우에서 질소 원자의 1p 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 ″h ″는 본 발명에 따라 포스포러스 주입과 산화 억제막 형성 사이에 자연 산화막을 형성한 경우에서의 질소 원자의 1p 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때도 마찬가지로 자연 산화막을 형성하기 위하여 대기중에 노출 시간은 17시간이다.12 and 13 are graphs showing the results of X-ray photoelectron spectroscopy (XPS) analysis to determine the cause of the decrease in the C min / C max value as the exposure time increases. In each graph, the horizontal axis represents the binding energy, and the vertical axis represents the number of atoms released per second by K-rays (KCPS). The sample to be analyzed is a structure in which an oxide suppression film is formed in-situ after phosphorus is injected into the entire lower electrode film according to the prior art, and phosphorus is injected into the entire surface of the lower electrode film according to the present invention, and an oxide film is formed. It is a structure in which an oxidation inhibiting film is formed later. In Fig. 12, reference numeral ″ e ″ is a curve showing the binding energy of the 2p energy level of the silicon atom in the case where no oxide film is formed between phosphorus injection and the formation of the antioxidant suppression film according to the prior art, and reference numeral ″ f ″ is It is a curve which shows the binding energy of the 2p energy level of a silicon atom in the case where a natural oxide film is formed between phosphorus injection and an oxide suppression film formation in accordance with this invention. At this time, the exposure time to the air to form a natural oxide film is 17 hours. And ″ g ″ in FIG. 13 is a curve showing the binding energy of the 1p energy level of the nitrogen atom in the case where no oxide film is formed between phosphorus injection and the formation of the antioxidant suppression film according to the prior art, and the reference numeral ″ h ″ represents It is a curve which shows the binding energy of the 1p energy level of a nitrogen atom in the case where a natural oxide film is formed between phosphorus injection and formation of an antioxidant suppression film according to the invention. In this case as well, the exposure time in the air is 17 hours to form a natural oxide film.
먼저 도 12에 도시된 바와 같이, 종래 기술의 경우 및 본 발명의 경우 모두 폴리 실리콘 결합은 99.7eV 의 결합 에너지를 가진다. 그러나, 종래 기술의 경우 101-102eV의 결합 에너지에서 SiN의 피크가 나타나며, 본 발명의 경우에는 102-103.5eV의 결합 에너지에서 SiON의 피크가 나타난다. 다음에 도 13에 도시된 바와 같이, 종래 기술의 경우보다 본 발명의 경우에 피크 결합 에너지가 증가된 것으로 보아 본 발명에 따라 형성된 산화 억제막은 SiON 조성을 나타냄을 알 수 있다. 이와 같이 종래 기술의 경우 산화 억제막을 형성한 후에 XPS 분석까지 24시간 이상이 경과되었음에도 불구하고 SiN이 피크로 나타나는데 반하여, 본 발명의 경우에 SiON이 피크로 나타나는 것으로 보아, 포스포러스 주입과 산화 억제막 형성 사이에 시료를 대기중에 노출시킴으로써 형성되는 자연 산화막으로 인하여 산화 억제막의 조성이 SiON으로 된다는 것을 알 수 있다.First, as shown in FIG. 12, the polysilicon bond has a binding energy of 99.7 eV in both the prior art and the present invention. However, in the prior art, a peak of SiN appears at a binding energy of 101-102 eV, and in the present invention, a peak of SiON appears at a binding energy of 102-103.5 eV. Next, as shown in FIG. 13, the peak binding energy is increased in the case of the present invention than in the case of the prior art, it can be seen that the oxidation inhibiting film formed according to the present invention exhibits a SiON composition. As described above, although SiN appears as a peak in spite of more than 24 hours elapsed until XPS analysis after forming the oxidation suppression film, SiON appears as a peak in the present invention. It can be seen that the composition of the oxidation inhibiting film becomes SiON due to the natural oxide film formed by exposing the sample to the atmosphere between formations.
일반적으로 탄탈륨 산화막의 증착은 하지막에 따라 그 두께를 달리하는데 이는 인큐베이션 타임(incubation time)이 달라지기 때문으로 알려져 있다. 즉, 하지막인 SiN막인 경우보다 SiON막인 경우 인큐베이션 타임은 증가하고, 하지막이 SiO막인 경우 인큐베이션 타임은 더 증가한다. 인큐베이션 타임이 증가할수록 동일 시간동안 증착된 탄탈륨 산화막의 두께는 더 얇아지게 된다. 따라서 본 발명에서와 같이 자연 산화막을 형성하여, 상기 산화 억제막의 조성을 SiON으로 함으로써 후속 공정에서 형성되는 탄탈륨 산화막의 두께는 더 얇아진다. 이와 같이 탄탈륨 산화막의 두께가 더 얇게 형성됨에 따라 후속 공정인 산소 분위기에서의 열처리 공정을 수행할 때 계면 산화막이 더 증가될 것으로 예상된다. 그 이유로는 첫째로, 산소의 확산 거리가 짧아지므로 계면에 도달하는 산소량이 증가되며, 둘째로 SiON막이 SiN막에 비하여 내산화성이 떨어지기 때문이다. 이와 같이, 계면 산화막의 두께가 증가되면, 그에 따라 하부 전극막의 일부가 소모된다. 그러면, 하부 전극막의 상부 포스포러스 농도가 감소되어 Cmin/Cmax값이 감소된다.In general, the deposition of the tantalum oxide film is different depending on the underlying film because it is known that the incubation time is different. That is, the incubation time increases in the case of the SiON film than in the case of the SiN film, which is the underlayer, and the incubation time further increases in the case of the SiO film. As the incubation time increases, the thickness of the tantalum oxide film deposited during the same time becomes thinner. Therefore, the thickness of the tantalum oxide film formed in a subsequent step is made thinner by forming a natural oxide film as in the present invention and making the composition of the oxidation inhibiting film SiON. As the thickness of the tantalum oxide film is thinner as described above, it is expected that the interfacial oxide film will be further increased when the heat treatment step in the oxygen atmosphere, which is a subsequent process, is performed. The reason for this is, firstly, that the amount of oxygen reaching the interface is increased because the diffusion distance of oxygen is shortened. Secondly, the SiON film is less resistant to oxidation than the SiN film. As such, when the thickness of the interfacial oxide film is increased, part of the lower electrode film is consumed accordingly. Then, the upper phosphorus concentration of the lower electrode film is reduced to decrease the C min / C max value.
이처럼 도 8 내지 도 13을 통해 알 수 있는 바와 같이, 본 발명에 따라 4시간의 노출 시간을 갖고 산화막을 형성한 경우에 가장 바람직한 전기적 특성을 나타낸다는 사실을 알 수 있다.As can be seen from FIG. 8 to FIG. 13, it can be seen that the present invention exhibits the most desirable electrical properties when an oxide film is formed with an exposure time of 4 hours according to the present invention.
도 14 내지 도 16은 산소 분위기에서의 열처리 공정 후에 탄탈륨 산화막과 하부막들과의 관계를 알아보기 위한 XPS 분석 결과를 나타내 보인 그래프들이다. 여기서, 분석 대상 시료는 종래 기술에 따라 포스포러스 주입 공정과 산화 억제막 형성 공정을 연속적인 인-시튜로 진행한 후에 탄탈륨 산화막을 형성하고 산소 분위기에서의 열처리를 수행한 구조체와, 본 발명에 따라 포스포러스 주입, 산화막 형성 및 산화 억제막 형성을 엑스-시튜로 진행한 후에 탄탈륨 산화막을 형성하고 산소 분위기에서의 열처리를 수행한 구조체이다. 도 14에서 참조 번호 ″i ″는 종래 기술의 경우에 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 ″j ″는 본 발명의 경우에 실리콘 원자의 2p 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때 자연 산화막을 형성하기 위하여 대기중에 노출 시간은 1시간이다. 도 15에서 참조 부호 ″i ″는 종래 기술의 경우에 탄탈륨 원자의 4f 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 ″j ″는 본 발명의 경우에 탄탈륨 원자의 4f 에너지 준위의 결합 에너지를 나타낸 곡선이다. 이 때도 마찬가지로 자연 산화막을 형성하기 위하여 대기중에 노출 시간은 1시간이다. 그리고 도 16에서 참조 부호 ″i ″는 종래 기술의 경우에 산소 원자의 1s 에너지 준위의 결합 에너지를 나타낸 곡선이고, 참조 번호 ″j ″는 본 발명의 경우에 산소 원자의 1s 에너지 준위의 결합 에너지를 나타낸 곡선이다.14 to 16 are graphs showing XPS analysis results for determining a relationship between a tantalum oxide film and lower films after a heat treatment process in an oxygen atmosphere. Here, the sample to be analyzed is a structure in which a tantalum oxide film is formed and a heat treatment is performed in an oxygen atmosphere after the phosphorus implantation process and the oxidation suppression film forming process are continuously performed in-situ according to the prior art, and according to the present invention. It is a structure in which a tantalum oxide film is formed after exposing phosphorus implantation, oxide film formation, and oxidation suppression film formation to X-situ, and performing heat treatment in an oxygen atmosphere. In Fig. 14, reference numeral ″ i ″ denotes a curve showing the binding energy of the 2p energy level of the silicon atom in the case of the prior art, and reference numeral ″ j ″ denotes the binding energy of the 2p energy level of the silicon atom in the case of the present invention. It is a curve. At this time, the exposure time in the air is 1 hour to form a natural oxide film. In Fig. 15, reference numeral ″ i ″ denotes a curve showing binding energy of 4f energy level of tantalum atom in the case of the prior art, and reference numeral ″ j ″ denotes binding energy of 4f energy level of tantalum atom in the case of the present invention. It is a curve. In this case as well, the exposure time in the air is 1 hour in order to form a natural oxide film. And reference numeral ″ i ″ in FIG. 16 is a curve showing binding energy of the 1s energy level of the oxygen atom in the case of the prior art, and reference numeral ″ j ″ denotes the binding energy of the 1s energy level of the oxygen atom in the case of the present invention. Curve shown.
한편, 아래의 표 1은 상기 XPS 분석시에 정량 분석 데이터로 각 성분의 원자%를 나타낸 표이다.On the other hand, Table 1 below is a table showing the atomic percentage of each component as quantitative analysis data during the XPS analysis.
도 14 내지 도 16에 도시된 바와 같이, 종래의 경우와 본 발명의 경우와 큰 차이를 나타내지는 않는다. 즉, 도 12 및 도 13을 참조하여 설명한 바와 같이, 산As shown in Figures 14 to 16, there is no significant difference between the conventional case and the present invention. That is, as described with reference to FIGS. 12 and 13, the acid
화 억제막 형성까지만 진행한 후의 구조체를 시료로서 사용한 경우에는 종래 기술에 의한 경우와 본 발명에 의한 경우에 차이가 나타나지만, 탄탈륨 산화막 형성 후에 산소 분위기의 열처리 공정까지 진행하면 종래 기술에 의한 경우와 본 발명에 의한 경우와 큰 차이점이 나타나지 않는다.In the case of using the structure after proceeding only to the formation of the suppression film as a sample, there is a difference between the case according to the prior art and the present invention.However, if the process proceeds to the heat treatment step of the oxygen atmosphere after the formation of the tantalum oxide film, There is no big difference from the case according to the invention.
즉, 실리콘 원자의 2p 에너지 준위에서의 피크를 살펴보면 대부분 99.7eV의 Si-Si 결합과 103.4eV의 Si-O 결합으로 이루어져 있으며 약간의 SiON 결합을 함유하고 있음을 알 수 있다. 그런데, 종래 기술의 경우와 본 발명의 경우 모두 Si-Si 결합 에너지의 피크와 Si-O 결합 에너지의 피크의 비가 동일하지만, 정량 분석 결과 Si 성분의 양은 본 발명의 경우에서 약 6%가 더 많으므로 본 발명에 따른 산화 억제막인 SiON막이 종래 발명에 따른 산화 억제막인 SiN막에 비하여 물리적으로 더 두껍게 형성되어 있음을 알 수 있다. 이와 반대로, Ta 성분은 본 발명에 따른 산화 억제막인 SiON막에 비하여 종래 발명에 따른 산화 억제막인 SiN막에서 더 많은 양이 정량적으로 검출되므로 탄탈륨 산화막의 두께는 본 발명에 따른 산화 억제막인 SiON막상에 증착되는 경우에 더 얇게 형성된다.In other words, when looking at the peak at the 2p energy level of the silicon atoms, it can be seen that most of them consist of 99.7eV Si-Si bonds and 103.4eV Si-O bonds, and contain some SiON bonds. However, in the case of the prior art and the present invention, the ratio of the peaks of the Si-Si bond energy and the peaks of the Si-O bond energy is the same, but the quantitative analysis shows that the amount of the Si component is about 6% higher in the case of the present invention. Therefore, it can be seen that the SiON film, which is an antioxidant film according to the present invention, is formed physically thicker than the SiN film, which is an antioxidant film according to the related art. On the contrary, since the Ta component is more quantitatively detected in the SiN film, which is the antioxidant film according to the present invention, than the SiON film, which is the antioxidant film according to the present invention, the thickness of the tantalum oxide film is the antioxidant film according to the present invention. It is formed thinner when deposited on the SiON film.
도 17은 종래 기술에 따른 하부 전극막/산화 억제막/탄탈륨 산화막(171)과 본 발명에 따른 하부 전극막/산화 억제막/탄탈륨 산화막(172)의 두께를 비교해보기 위해 나타내 보인 단면도이다.17 is a cross-sectional view for comparing the thickness of the lower electrode film / oxidation suppression film / tantalum oxide film 171 according to the prior art and the lower electrode film / oxidation suppression film / tantalum oxide film 172 according to the present invention.
도 17에 도시된 바와 같이, 종래 기술에 따른 산화 억제막인 SiN막의 두께(d1)에 비하여 본 발명에 따른 산화 억제막인 SiON 막의 두께(d2)가 더 두꺼우며, 종래 기술에 따른 탄탈륨 산화막의 두께(d3)에 비하여 본 발명에 따른 탄탈륨 산화막의 두께(d4)는 더 얇다. 커패시턴스는 유전체막의 두께가 작아질수록 더 커지므로, 본 발명의 경우에 누설 전류 특성도 개선되는 동시에 커패시턴스도 증가한다.As shown in FIG. 17, the thickness d 2 of the SiON film, which is an oxidation inhibiting film according to the present invention, is thicker than the thickness d 1 of the SiN film, which is an antioxidant film according to the prior art, and the tantalum according to the prior art. Compared to the thickness d 3 of the oxide film, the thickness d 4 of the tantalum oxide film according to the present invention is thinner. Since the capacitance becomes larger as the thickness of the dielectric film becomes smaller, in the case of the present invention, the leakage current characteristic is also improved and the capacitance is also increased.
도 18 및 도 19는 본 발명에 따른 제조 방법에 의해 제조된 커패시터를 실제 소자에 실장하였을 때의 브레이크다운 전압 특성 및 안정성을 각각 나타내 보인 그래프이다. 여기서, 소자는 디자인 룰이 0.26㎛인 128M 디램과 디자인 룰이 0.18㎛인256M 디램으로 사용하였고, 참조 부호 ″■″는 종래 기술에 따라 커패시터를 제조한 경우의 결과를 나타내는 곡선이고 참조 부호 ″▲″은 본 발명에 따라 커패시터를 제조한 경우의 결과를 나타내는 곡선이다.18 and 19 are graphs showing breakdown voltage characteristics and stability when the capacitor manufactured by the manufacturing method according to the present invention is mounted on an actual device, respectively. Here, the device is used as a 128M DRAM having a design rule of 0.26 μm and a 256M DRAM having a design rule of 0.18 μm, and the reference symbol ″ ■ ″ is a curve representing the result when the capacitor is manufactured according to the prior art, and the reference symbol ″ ▲ Is a curve showing the result when a capacitor was manufactured according to the present invention.
도 18에 도시된 바와 같이, 종래 기술의 경우에 1k셀당 10nBV에 해당하는 전압은 약 2.8V인데 반하여, 본 발명의 경우에 1k셀당 10nBV에 해당하는 전압은 약 3.3V로서 향상된 브레이크다운 전압 특성을 나타냄을 알 수 있다. 커패시턴스가 종래 기술의 경우에는 본 발명의 24.3fF/셀 보다 많은 26.1fF/셀 임을 고려하더라도, 본 발명에 의해 제조된 커패시터를 실장한 소자의 브레이크다운 전압은 종래 기술에 의해 제조된 커패시터를 실장한 소자의 브레이크다운 전압보다 0.4V 이상 특성이 개선되었다. 또한 도 19에 도시된 바와 같이, 불량률에 있어서도, 전압(V)이 1.2V 까지는 큰 차이를 보이지 않지만, 전압(V)이 1.2V 이상으로 증가할수록 본 발명에 위해 제조된 커패시터를 실장한 소자의 불량 개수(D0 10SEC FAIL)가 떨어짐을 알 수 있다.As shown in FIG. 18, in the prior art, the voltage corresponding to 10 nBV per 1k cell is about 2.8 V, whereas in the present invention, the voltage corresponding to 10 nBV per 1 k cell is about 3.3 V, which shows improved breakdown voltage characteristics. It can be seen that. Although the capacitance is considered to be 26.1fF / cell more than 24.3fF / cell of the present invention in the case of the prior art, the breakdown voltage of the device mounted with the capacitor manufactured according to the present invention can be obtained by mounting the capacitor manufactured by the prior art. 0.4V or more improvement over the device's breakdown voltage. In addition, as shown in FIG. 19, even in the failure rate, the voltage V does not show a large difference up to 1.2 V, but as the voltage V increases to 1.2 V or more, the device mounted with the capacitor manufactured for the present invention is used. It can be seen that the number of defects D0 10SEC FAIL falls.
도 20은 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 21 및 도 22는 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.20 is a flowchart illustrating a method of manufacturing a capacitor according to another embodiment of the present invention, and FIGS. 21 and 22 are cross-sectional views illustrating a method of manufacturing a capacitor according to another embodiment of the present invention.
도 20에 도시된 플로우 챠트와 도 21 및 도 22에 도시된 단면도들을 참조하면, 먼저 표면에 반구형 입자층을 갖는 하부 전극막을 형성한다(단계 200). 그리고 하부 전극막상에 산화막을 형성한다(단계 210). 이어서, 산화막 전면에 플라즈마를 이용한 포스포러스를 주입한다(단계 220).Referring to the flowchart shown in FIG. 20 and the cross-sectional views shown in FIGS. 21 and 22, first, a lower electrode film having a hemispherical particle layer on its surface is formed (step 200). An oxide film is formed on the lower electrode film (step 210). Subsequently, a phosphorus using plasma is injected into the entire oxide film (step 220).
상기 단계 200 내지 단계 220을 도 21을 참조하여 보다 상세히 설명하면 다음과 같다.The steps 200 to 220 will be described in more detail with reference to FIG. 21 as follows.
반도체 기판(20)상에 형성된 층간 절연막(21)에는 반도체 기판(20)의 활성 영역과 연결된 도전성 플러그(22)가 개재된다. 이와 같은 구조체 상에 하부 전극막(23)이 상기 도전성 플러그(22)와 직접 접촉되어 형성된다. 하부 전극막(23)은 다른 도전층을 통하여 상기 도전성 플러그(22)와 연결될 수도 있다. 하부 전극막(23)으로는 도핑된 실리콘막, 전도성 있는 금속막, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등을 사용할 수 있으나 이에 한정되지는 않는다. 한편, 하부 전극막(23)의 표면에는 반구형 입자층이 형성된다.The interlayer insulating layer 21 formed on the semiconductor substrate 20 is interposed with a conductive plug 22 connected to the active region of the semiconductor substrate 20. The lower electrode film 23 is formed on the structure in direct contact with the conductive plug 22. The lower electrode layer 23 may be connected to the conductive plug 22 through another conductive layer. The lower electrode layer 23 may be a doped silicon layer, a conductive metal layer, a metal oxide layer, a metal nitride layer, or a metal oxynitride layer, but is not limited thereto. On the other hand, a hemispherical particle layer is formed on the surface of the lower electrode film 23.
이어서 하부 전극막(23)상에 산화막(24)을 형성한다. 상기 산화막(24)은, 앞서 설명한 바와 같이, 대기중에 일정 시간동안 노출시킴으로써 형성할 수도 있으며, 반응 챔버내에의 O2, O3또는 N2O 분위기에서 형성할 수도 있다. 산화막(24)의 두께가 너무 두껍게 되면, 후속 공정에서 포스포러스 이온들이 하부 전극막(23)까지 도달하기 어려우므로 너무 두껍지 않도록 형성한다. 바람직하게는 산화막(24)의 두께는 10Å 이하가 되도록 한다.Next, an oxide film 24 is formed on the lower electrode film 23. As described above, the oxide film 24 may be formed by being exposed to the atmosphere for a predetermined time or may be formed in an O 2 , O 3, or N 2 O atmosphere in the reaction chamber. If the thickness of the oxide film 24 becomes too thick, the phosphoric ions are difficult to reach the lower electrode film 23 in a subsequent process, so that the oxide film 24 is formed not too thick. Preferably, the thickness of the oxide film 24 is 10 kPa or less.
이어서, 플라즈마를 이용하여 포스포러스를 전면에 주입한다. 산화막(24)의 두께가 두껍지 않으므로, 플라즈마 상태에서의 포스포러스 이온들은 산화막(24)을 투과하여 하부 전극막(23)의 표면에서의 불순물 농도를 증가시킨다. 또한 플라즈마의 강한 충돌로 인하여 산화막(24)의 표면에는 핵 생성 위치가 증가되는 부수적이 효과도 나타난다.Subsequently, the phosphor is injected into the front surface using the plasma. Since the thickness of the oxide film 24 is not thick, phosphorus ions in the plasma state pass through the oxide film 24 to increase the impurity concentration on the surface of the lower electrode film 23. In addition, due to the strong collision of the plasma, an incidental effect of increasing the nucleation position also appears on the surface of the oxide film 24.
이와 같이, 상기 단계 200 내지 단계 220을 수행한 후에는, 탄탈륨 산화막을 형성한다(단계 230). 그리고 산소 분위기에서의 열처리를 수행하고 결정화 공정을 수행한다(단계 240, 250). 끝으로 상부 전극막(260)을 형성한다(단계 260).As such, after performing steps 200 to 220, a tantalum oxide film is formed (step 230). Then, heat treatment is performed in an oxygen atmosphere and a crystallization process is performed (steps 240 and 250). Finally, the upper electrode film 260 is formed (step 260).
상기 단계 230 내지 단계 260을 도 22를 참조하여 보다 상세히 설명하면 다음과 같다.The above step 230 to step 260 will be described in more detail with reference to FIG. 22 as follows.
상기 포스포러스를 주입한 후에는 산화막(24)상에 탄탈륨 산화막(25)을 형성한다. 형성 방법으로는, 앞서 설명한 바와 같이, Ta(OC2H5)5또는 TaCl5와 같은 유기 금속 물질을 전구체로 하여 반응 챔버내에서 산소와 반응시키는 화학 기상 증착법을 사용할 수 있다. 특히 앞서 수행된 플라즈마 포스포러스 주입 공정에 의해 산화막(24)상에 핵 생성 위치가 생성되었으므로 탄탈륨 산화막(25)을 균일하게 형성시킬 수 있다. 이어서, 산소 분위기에서의 열처리를 진행하여 탄탄륨 산화막(25)내의 산소 결핍을 보충해준다. 또한 탄탈륨 산화막(25)을 결정화시켜서 유전율을 증가시킨다. 결정화 공정은 탄탈륨 산화막(25)의 결정화 온도인 650℃ 이상에서 산소 또는 질소 가스 분위기에서의 열처리를 수행함으로써 이루어진다. 그리고, 탄탈륨 산화막(25)상에 상부 전극막(26)을 형성하면 본 발명에 따른 커패시터가 완성된다. 상기 상부 전극막(26)으로서 도핑된 실리콘을 사용하며, 금속, 금속 산화막, 금속 질화막 또는 금속 산화 질화막 등과 같은 전도성 물질막들을 사용할 수 있다. 또한, 장벽층으로서 질화티타늄(TiNx)막을 상부 전극막(26)과 함께 사용할 수 있다.After implanting the phosphor, a tantalum oxide film 25 is formed on the oxide film 24. As the formation method, as described above, a chemical vapor deposition method in which an organic metal material such as Ta (OC 2 H 5 ) 5 or TaCl 5 is used as a precursor and reacts with oxygen in the reaction chamber may be used. In particular, since the nucleation position is generated on the oxide film 24 by the plasma phosphorus implantation process, the tantalum oxide film 25 may be uniformly formed. Subsequently, heat treatment is performed in an oxygen atmosphere to compensate for oxygen deficiency in the tantalum oxide film 25. In addition, the tantalum oxide film 25 is crystallized to increase the dielectric constant. The crystallization process is performed by performing heat treatment in an oxygen or nitrogen gas atmosphere at 650 ° C. or higher, which is the crystallization temperature of the tantalum oxide film 25. When the upper electrode film 26 is formed on the tantalum oxide film 25, the capacitor according to the present invention is completed. Doped silicon may be used as the upper electrode layer 26, and conductive material layers such as metal, metal oxide, metal nitride, or metal oxynitride may be used. In addition, a titanium nitride (TiN x ) film can be used together with the upper electrode film 26 as a barrier layer.
도 23은 본 발명의 다른 실시예에 따라 제조된 커패시터의 누설 전류 특성을 설명하기 위한 그래프이다. 도 23에서 참조 부호 ″k ″와 ″ℓ ″로 나타낸 곡선은 각각 종래 기술에 따라 제조된 탄탈륨 산화막의 누설 전류 특성을 나타내는데, 특히 참조 부호 ″k ″는 탄탈륨 산화막의 등가 두께가 14.9Å인 경우이고, 참조 부호 ″k' ″는 탄탈륨 산화막의 등가 두께가 14.5Å인 경우이다. 그리고 참조 부호 ″k' ″와 ″ℓ' ″로 나타낸 곡선은 각각 본 발명에 따라 제조된 탄탈륨 산화막의 누설 전류 특성을 나타내는 곡선이다. 또한 참조 부호 ″k ″와 ″k' ″는 상부 전극에 양의 전압을 인가한 경우의 누설 전류 특성을 나타내고, 참조 부호 ″ℓ ″와 ″ℓ' ″는 상부 전극에 음의 전압을 인가한 경우의 누설 전류 특성을 나타낸다.FIG. 23 is a graph illustrating leakage current characteristics of a capacitor manufactured according to another embodiment of the present invention. FIG. Curves denoted by reference numerals ″ k ″ and ″ ℓ ″ in FIG. 23 respectively indicate leakage current characteristics of tantalum oxide films prepared according to the prior art, in particular, reference numeral ″ k ″ denotes a case where the equivalent thickness of the tantalum oxide films is 14.9 Å. Denotes a case where the equivalent thickness of the tantalum oxide film is 14.5 ms. The curves indicated by the reference numerals k 'and l' are curves representing leakage current characteristics of the tantalum oxide film produced according to the present invention, respectively. In addition, reference numerals ″ k ″ and ″ k '″ denote leakage current characteristics when a positive voltage is applied to the upper electrode, and reference numerals ″ ℓ ″ and ″ ℓ' ″ denote a negative voltage applied to the upper electrode. Shows leakage current characteristics.
도 23에 도시된 바와 같이, 탄탈륨 산화막의 등가 두께와 무관하게, 본 발명에 따라 형성된 탄탈륨 산화막에서는 누설 전류량이 감소되어서 누설 전류 특성이 개선되었음을 알 수 있다.As shown in FIG. 23, irrespective of the equivalent thickness of the tantalum oxide film, it can be seen that in the tantalum oxide film formed according to the present invention, the leakage current amount is reduced, thereby improving leakage current characteristics.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 커패시터 제조 방법에 의하면 다음과 같은 효과가 있다.As described above, the capacitor manufacturing method of the semiconductor device according to the present invention has the following effects.
첫째로, 하부 전극막을 형성한 후에 포스포러스 주입과 질화막 형성 사이에 산화막을 형성함으로써 질화막과의 계면 조성이 SiON으로 치환되어 안정된 계면 산화막을 형성시킬 수 있으므로 누설 전류 특성이 개선되며, 또한 탄탈륨 산화막의 두께를 감소시키므로 커패시턴스가 증가된다. 여기서, 산화막으로서 자연 산화막을 형성하는 경우에 대기 상태로의 노출 시간을 4시간으로 한 경우에 가장 좋은 누설 전류 특성을 나타낸다.First, by forming an oxide film between phosphorus injection and nitride film formation after forming the lower electrode film, the interfacial composition with the nitride film can be substituted with SiON to form a stable interfacial oxide film, thereby improving leakage current characteristics, and also improving the tantalum oxide film. As the thickness is reduced, the capacitance is increased. Here, when the natural oxide film is formed as the oxide film, the best leakage current characteristics are obtained when the exposure time to the atmospheric state is 4 hours.
둘째로, 산화막을 형성한 후에 플라즈마를 이용한 포스포러스를 주입하여 산화막 표면에 핵 생성 사이트를 많이 생성시킴으로써, 하지막이 산화막이더라도 인큐베이션 타임의 증가없이 탄탈륨 산화막을 균일하게 형성할 수 있으며, 이에 따라 후속 산화 방지막 형성 공정을 생략할 수 있어서 공정을 단순화시킬 수 있다는 이점이 있다.Second, after forming the oxide film, by injecting phosphorus using plasma to generate many nucleation sites on the surface of the oxide film, even if the underlying film is an oxide film, a tantalum oxide film can be uniformly formed without increasing the incubation time. There is an advantage that the prevention film forming step can be omitted and the process can be simplified.
Claims (20)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049507A KR100297722B1 (en) | 1998-11-18 | 1998-11-18 | Capacitor Manufacturing Method for Semiconductor Devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049507A KR100297722B1 (en) | 1998-11-18 | 1998-11-18 | Capacitor Manufacturing Method for Semiconductor Devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000032889A true KR20000032889A (en) | 2000-06-15 |
| KR100297722B1 KR100297722B1 (en) | 2001-10-29 |
Family
ID=19558826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980049507A KR100297722B1 (en) | 1998-11-18 | 1998-11-18 | Capacitor Manufacturing Method for Semiconductor Devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100297722B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020058295A (en) * | 2000-12-29 | 2002-07-12 | 박종섭 | Manufacturing method for semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040006773A (en) * | 2002-07-15 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
| KR100474538B1 (en) * | 2002-07-15 | 2005-03-10 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120066A (en) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | Semiconductor device |
| JP3242732B2 (en) * | 1993-03-17 | 2001-12-25 | 沖電気工業株式会社 | Capacitor |
-
1998
- 1998-11-18 KR KR1019980049507A patent/KR100297722B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020058295A (en) * | 2000-12-29 | 2002-07-12 | 박종섭 | Manufacturing method for semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100297722B1 (en) | 2001-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100275727B1 (en) | Capacitor for semiconductor device & manufacturing method | |
| US6624069B2 (en) | Methods of forming integrated circuit capacitors having doped HSG electrodes | |
| US6673668B2 (en) | Method of forming capacitor of a semiconductor memory device | |
| US20050124113A1 (en) | Method for fabricating semiconductor device | |
| KR20040000602A (en) | Capacitor having oxidation barrier and method for fabricating the same | |
| US6656788B2 (en) | Method for manufacturing a capacitor for semiconductor devices | |
| KR20020083772A (en) | capacitor of semiconductor device and method for fabricating the same | |
| US6448128B1 (en) | Capacitor for semiconductor memory device and method of manufacturing the same | |
| US6387748B1 (en) | Semiconductor circuit constructions, capacitor constructions, and methods of forming semiconductor circuit constructions and capacitor constructions | |
| KR20010008527A (en) | Forming method of capacitor with TaON thin film | |
| KR100297722B1 (en) | Capacitor Manufacturing Method for Semiconductor Devices | |
| KR100772531B1 (en) | Method for fabricating capacitor | |
| US20030008455A1 (en) | Method for fabricating capacitor of semiconductor memory device | |
| KR20010008586A (en) | Method of forming capacitor provied with TaON dielectric layer | |
| KR100882090B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100414868B1 (en) | Method for fabricating capacitor | |
| KR100504434B1 (en) | Method of forming capacitor | |
| KR100231604B1 (en) | Manufacturing method of capacitor of semiconductor device | |
| US20080090375A1 (en) | Method for manufacturing a semiconductor device including a stacked capacitor | |
| KR20000041432A (en) | Method for manufacturing capacitor having tantalum oxidation layer as dielectric layer | |
| KR20030002129A (en) | Method for fabricating capacitor | |
| KR20010008412A (en) | Method for manufacturing capacitor of semiconductor device | |
| KR20010008432A (en) | Method for manufacturing capacitor having high dielectric ta2o5 thin film |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080502 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |