KR20000027475A - Metal wire pattern for semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: A metal wire pattern for a semiconductor device and a method for forming the same are provided to improve reliability of the metal wire pattern by covering a periphery of a wire pattern using a polluted nitride titanium presented on a surface of a titanium target. CONSTITUTION: A metal wire pattern for a semiconductor device includes first and second sacrifice layers. The semiconductor device includes a silicon substrate(100) on which a multi-layer having an insulating layer(102), a bonding layer(104), a diffusion barrier(106), a metal conductive layer(110), a metal bonding layer(112) and an anti-reflective layer(114), which are layered in this order. The first sacrifice layer is formed of a thin nitride titanium between the diffusion barrier(106) and the metal conductive layer. The second sacrifice layer is also formed of a thin nitride titanium deposited on a top and side of the multiple-layer. The first and second sacrifice layers are formed of an intermetallic compound(118) enclosing the metal conductive layer together with the metal bonding layer through a heat-treat process.

Description

반도체 디바이스용 금속 배선 및 그 제조 방법Metal wiring for semiconductor devices and its manufacturing method

본 발명은 반도체 디바이스에 사용되는 금속 배선에 관한 것으로, 더욱 상세하게는 일렉트로마이그레이션에 의한 배선 신뢰도 저하를 억제하는 데 적합한 반도체 디바이스용 금속 배선 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wirings for use in semiconductor devices, and more particularly, to metal wirings for semiconductor devices suitable for suppressing a decrease in wiring reliability due to electromigration and a method of manufacturing the same.

최근들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바이스의 면적은 점진적으로 축소되고 있으며, 그에 따라 반도체 디바이스내의 금속 배선 및 그 선폭이 감소되고 있다.In recent years, the area of semiconductor devices has been gradually reduced as the semiconductor devices have increased in capacity and density and, as a result, metal wirings and their line widths in semiconductor devices have been reduced.

이때, 금속 배선에서의 저항은 도선의 길이가 길수록, 도선의 선폭이 얇을수록 증가하게 되는 데, 디바이스의 대용량화 및 고집적화에 따라 금속 배선의 선폭이 감소하게 되고, 그 결과 금속 배선의 저항 및 전류 밀도가 증가하게 되므로써, 일렉트로마이그레이션 현상이 발생하여 금속 배선이 단선되는 등의 문제가 야기된다. 즉, 금속 배선의 신뢰도가 저하될 뿐만 아니라 반도체 디바이스의 생산 수율을 감소시키는 큰 요인이 되고 있다.At this time, the resistance of the metal wiring increases as the length of the lead wire becomes longer and the line width of the lead wire becomes thin, and the line width of the metal wire decreases as the device's capacity and high integration increase, resulting in the resistance and current density of the metal wire. By increasing the number, the electromigration phenomenon occurs, causing a problem such as disconnection of the metal wiring. That is, not only the reliability of the metal wiring is lowered, but also it is a great factor for reducing the production yield of the semiconductor device.

따라서, 상술한 바와같은 문제점을 해결하기 위한 방편의 일환으로써, 질화 티타늄으로 된 확산 장벽층을 포함하는 복합층으로 금속 배선을 형성하는 다양한 방법들이 제안되고 있다.Therefore, as part of solving the above-described problems, various methods of forming metal wirings with a composite layer including a diffusion barrier layer made of titanium nitride have been proposed.

도 3은 종래 방법에 따라 금속 배선을 복합층으로하여 형성하는 반도체 디바이스용 금속 배선의 구조를 일예로서 도시한 단면도로써, 종래 금속 배선은 실리콘 기판(200)상에 적층된 절연층(202)의 상부에 접합층(204), 확산 장벽층(206), 금속 도전층(208), 금속 접합층(210) 및 반사 방지막(212)이 순차 적층되는 구조를 갖는다.3 is a cross-sectional view showing an example of a structure of a metal wiring for a semiconductor device formed by forming a metal wiring as a composite layer according to a conventional method, wherein the conventional metal wiring is formed of an insulating layer 202 stacked on a silicon substrate 200. The bonding layer 204, the diffusion barrier layer 206, the metal conductive layer 208, the metal bonding layer 210, and the anti-reflection film 212 are sequentially stacked on top.

도 3a를 참조하면, 실리콘 기판(200)상에 적층된 절연층(202)의 상부에는 티타늄 타겟을 이용하는 스퍼터링에 의한 물리 기상 증착법(PVD) 또는 화학 기상 증착법(CVD)을 통해 티타늄(Ti)으로 된 대략 100 - 500Å 정도의 접합층(204)과 질화 티타늄(TiN)으로 된 대략 300 - 1000Å 정도의 확산 장벽층(206)이 순차 증착된다. 이때, 스퍼터링에 의한 접합층(204) 및 확산 장벽층(206)의 형성은 제조 비용, 제조 효율 등을 고려하여 티타늄 타겟을 이용하여 동일 챔버내에서 수행된다.Referring to FIG. 3A, the upper portion of the insulating layer 202 stacked on the silicon substrate 200 may be formed of titanium (Ti) through physical vapor deposition (PVD) or chemical vapor deposition (CVD) by sputtering using a titanium target. The junction layer 204 of about 100-500 mW and the diffusion barrier layer 206 of about 300-1000 mW of titanium nitride (TiN) are sequentially deposited. At this time, the formation of the bonding layer 204 and the diffusion barrier layer 206 by sputtering is performed in the same chamber using a titanium target in consideration of manufacturing cost, manufacturing efficiency, and the like.

다음에, 확산 장벽층(206)의 상부에 스퍼터링 등에 의한 화학 기상 증착법(CVD)을 통해 전기 전도성이 양호한 금속, 예를들면 알루미늄(Al) 또는 구리(Cu) 등의 금속을 목표로하는 소정 두께만큼(예를들면, 수천Å 정도) 증착하여 금속 도전층(208)을 형성한다.Next, a predetermined thickness that targets a metal having good electrical conductivity, for example, a metal such as aluminum (Al) or copper (Cu), through chemical vapor deposition (CVD) by sputtering or the like on top of the diffusion barrier layer 206. As much as for example, several thousand micrometers of vapor deposition, the metal conductive layer 208 is formed.

이어서, 상기한 접합층(204) 및 확산 장벽층(206)을 형성하는 공정과 동일한 공정을 챔버내에서 수행함으로써 금속 도전층(208)의 상부에 티타늄으로 된 금속 접합층(210)과 질화 티타늄으로 된 반사 방지막(212)을 소정 두께만큼 순차 증착한다.Subsequently, a metal bonding layer 210 made of titanium and titanium nitride on top of the metal conductive layer 208 are performed by performing the same process in the chamber as the process of forming the bonding layer 204 and the diffusion barrier layer 206 described above. The anti-reflection film 212 is sequentially deposited by a predetermined thickness.

상술한 바와같은 공정을 통해 절연층(202)의 상부에 접합층(204), 확산 장벽층(206), 금속 도전층(208), 금속 접합층(210) 및 반사 방지막(212)이 순차 적층된 상태에서, 열처리 공정 또는 후속하는 열공정을 수행하면, 일예로서 도 3b에 도시된 바와같이, 알루미늄 또는 구리와 티타늄의 반응 및 알루미늄 또는 구리와 질화 티타늄간의 반응에 의해 접합층(204)과 금속 도전층(208)간 및 금속 도전층(208)과 반사 방지막(212)간에 금속간 화합물층(214)이 각각 형성된다.Through the process described above, the bonding layer 204, the diffusion barrier layer 206, the metal conductive layer 208, the metal bonding layer 210, and the anti-reflection film 212 are sequentially stacked on the insulating layer 202. In this state, when the heat treatment process or the subsequent heat process is performed, as shown in FIG. 3B, the bonding layer 204 and the metal are reacted by the reaction of aluminum or copper and titanium and the reaction between aluminum or copper and titanium nitride. An intermetallic compound layer 214 is formed between the conductive layers 208 and between the metal conductive layer 208 and the antireflection film 212, respectively.

따라서, 상술한 바와같은 종래의 금속 배선 방법에서는 상기한 금속간 화합물층의 형성을 통해 금속 배선의 집합 조직을 개선하고, 또한 금속 배선에서의 공공 형성으로 인한 불량시 금속간 화합물층이 전류 분로(shunting)층으로 기능하도록 함으로써, 금속 배선의 신뢰도를 향상시킨다.Accordingly, in the conventional metal wiring method as described above, the formation structure of the metal wiring is improved through the formation of the above-described intermetallic compound layer, and the intermetallic compound layer is shunted when the intermetallic compound layer is defective due to the formation of voids in the metal wiring. By functioning as a layer, the reliability of metal wiring is improved.

그러나, 상술한 바와같은 종래의 금속 배선에 있어서, 두꺼운 티타늄막 또는 질화 티타늄막과 금속 도전층간의 반응에 의한 두꺼운 금속간 화합물층의 형성은 금속 배선의 저항 증가 및 전류 밀도의 증가로 인해 큰 저항열을 야기시킴으로써, 일렉트로마이그레이션에 의한 배선 신뢰도의 저하(일렉트로마이그레이션에서 결정립계를 통한 확산에 기인하는 배선 신뢰도 저하)를 초래하게 되는 근본적인 문제를 피할 수 없다.However, in the conventional metal wiring as described above, the formation of the thick intermetallic compound layer by the reaction between the thick titanium film or the titanium nitride film and the metal conductive layer has a large resistance heat due to the increase in the resistance of the metal wire and the increase in the current density. By this problem, the fundamental problem that leads to a decrease in wiring reliability due to electromigration (a decrease in wiring reliability due to diffusion through grain boundaries in electromigration) cannot be avoided.

또한, 종래의 금속 배선 구조에서는 금속 도전층(208)의 측면의 노출 부분(208a, 208b)이 일렉트로마이그레이션에서의 계면 확산 경로를 제공함으로써, 금속 배선의 신뢰도를 저하시키는 요인이 되고 있다.In the conventional metal wiring structure, the exposed portions 208a and 208b on the side surfaces of the metal conductive layer 208 provide an interface diffusion path in the electromigration, which is a factor of lowering the reliability of the metal wiring.

더욱이, 종래의 금속 배선 제조 공정에서는 스퍼터링을 통해 접합층(204) 및 확산 장벽층(206)을 형성할 때 티타늄 타겟을 이용하여 동일 챔버내에서 수행하게 되는 데, 이 경우 티타늄으로 된 확산 접합층(204) 및 금속 접합층(210)을 증착할 때 티타늄 타겟의 표면이 소정 두께(예를들면, 10 - 100Å 정도)의 질화 티타늄으로 오염된다.Furthermore, in the conventional metal wire fabrication process, when the bonding layer 204 and the diffusion barrier layer 206 are formed by sputtering, they are performed in the same chamber using a titanium target, in which case a diffusion bonding layer made of titanium is used. When depositing 204 and metal bonding layer 210, the surface of the titanium target is contaminated with titanium nitride of a predetermined thickness (eg, about 10-100 GPa).

따라서, 이와같이 표면이 질소로 오염된 티타늄 타겟을 이용하여 다음 공정의 웨이퍼에서 티타늄 증착 공정을 수행할 때 초기에 순수한 티타늄이 증착되지 않고 얇은 층의 질화 티타늄이 증착된 후에 순수한 티타늄이 증착, 예를들어 티타늄 타겟의 표면에서 100Å 정도가 질소로 오염된 질화 티타늄층이고 현재 웨이퍼에 적층하고자하는 티타늄층의 목표 두께가 500Å 정도라고 가정할 때, 100Å의 오염된 질화 티타늄이 먼저 증착된 후에 나머지 400Å의 순수한 티타늄이 증착되게 된다. 그 결과, 오염된 질화 티타늄층이 티타늄과 실리콘간의 접촉 저항을 크게 증가시킴으로써 실리콘과 티타늄간의 접촉 효율을 현저하게 저하시키는 큰 요인이 된다.Thus, when performing a titanium deposition process on a wafer of the next process using such a titanium-contaminated titanium target, pure titanium is not initially deposited but a thin layer of titanium nitride is deposited, followed by pure titanium deposition, e.g. For example, assuming that about 100 microseconds of titanium nitride is contaminated with nitrogen on the surface of a titanium target, and that the target thickness of the titanium layer to be deposited on the wafer is about 500 microns, 100 micros of contaminated titanium nitride is deposited first and then the remaining 400 microns of titanium nitride is deposited. Pure titanium will be deposited. As a result, the contaminated titanium nitride layer greatly increases the contact resistance between titanium and silicon, which is a great factor that significantly lowers the contact efficiency between silicon and titanium.

그러므로, 금속 배선을 제조하는 종래 방법에서는 상기한 바와같은 문제점을 해결하기 위하여 웨이퍼 위에 별도의 셔터(shutter)를 설치하여 티타늄 증착 공정을 수행하기 전에 오염된 질화 티타늄을 셔터에 증착시켜 제거하는 방법을 이용하고 있다.Therefore, in the conventional method of manufacturing metal wiring, in order to solve the problems described above, a method of removing a contaminated titanium nitride by removing a contaminated titanium nitride on the shutter before installing a separate shutter on the wafer and performing the titanium deposition process. I use it.

그러나, 상기한 바와같이 셔터를 이용하여 티타늄 타겟에서 오염된 질화 티타늄을 제거하는 종래 방법은 웨이퍼 위에 별도의 셔터를 설치해야 하는 복잡한 구조를 가질 뿐만 아니라 오염된 질화 티타늄을 제거하는 공정을 별도로 수행해야만 하므로 결과적으로 반도체 디바이스의 제조 비용 및 효율을 떨어뜨리는 요인으로 작용하는 문제를 여전히 갖는다.However, as described above, the conventional method of removing the contaminated titanium nitride from the titanium target by using the shutter not only has a complicated structure in which a separate shutter is installed on the wafer but also has to separately perform the process of removing the contaminated titanium nitride. As a result, there is still a problem that acts as a factor that lowers the manufacturing cost and efficiency of the semiconductor device.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 티타늄 타겟의 표면에 있는 오염된 질화 티타늄을 이용하여 금속 배선 둘레를 덮음으로써, 배선 신뢰도를 향상시킬 수 있는 반도체 디바이스용 금속 배선을 제공하는 데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, by using a contaminated titanium nitride on the surface of the titanium target to cover the metal wiring circumference, to improve the wiring reliability of the semiconductor device metal wiring The purpose is to provide.

본 발명의 다른 목적은 티타늄 타겟의 표면에서 오염된 질화 티타늄을 이용하여 금속 배선 둘레에 얇은 금속간 화합물층을 형성함으로써, 일렉트로 마이그레이션에서 결정립계를 통한 확산 및 계면 확산을 억제하여 배선 신뢰도의 저하를 방지할 수 있는 반도체 디바이스용 금속 배선을 제조하는 방법을 제공하는 데 있다.Another object of the present invention is to form a thin intermetallic compound layer around the metal wiring using contaminated titanium nitride on the surface of the titanium target, thereby suppressing diffusion and interfacial diffusion through grain boundaries in electromigration to prevent degradation of wiring reliability. The present invention provides a method for manufacturing a metal wiring for a semiconductor device.

상기 목적을 달성하기 위한 일관점에 따른 본 발명은, 실리콘 기판상의 절연층의 상부에 접합층, 확산 장벽층, 금속 도전층, 금속 접합층 및 반사 방지막이 순차 적층되는 복합층 구조를 갖는 반도체 디바이스용 금속 배선에 있어서, 상기 금속 배선은: 상기 확산 장벽층과 금속 도전층 사이에 형성된 박막의 질화 티타늄으로 된 제 1 희생층; 및 상기 복합층의 상부 및 측면에 걸쳐 형성된 박막의 질화 티타늄으로 된 제 2 희생층을 포함하고, 상기 제 1 및 제 2 희생층은, 상기 금속 접합층과 함께, 열처리 공정을 통해 상기 금속 도전층의 둘레를 둘러싸는 금속간 화합물층으로 형성되는 것을 특징으로 하는 반도체 디바이스용 금속 배선을 제공한다.SUMMARY OF THE INVENTION The present invention has a semiconductor device having a composite layer structure in which a bonding layer, a diffusion barrier layer, a metal conductive layer, a metal bonding layer, and an antireflection film are sequentially stacked on top of an insulating layer on a silicon substrate. A metal wiring, comprising: a first sacrificial layer of thin titanium nitride formed between the diffusion barrier layer and the metal conductive layer; And a second sacrificial layer of thin titanium nitride formed over the upper and side surfaces of the composite layer, wherein the first and second sacrificial layers, together with the metal bonding layer, are subjected to a heat treatment process through the metal conductive layer. The metal wiring for semiconductor devices characterized by being formed of the intermetallic compound layer surrounding the periphery.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 실리콘 기판상의 절연층 상부에 금속 도전층을 포함하는 복합층으로 된 금속 배선을 제조하는 방법에 있어서, 상기 절연층의 상부에 티타늄으로 된 접합층과 질화 티타늄으로 된 확산 장벽층을 순차 증착하는 과정; 상기 확산 장벽층의 상부에 질소가 오염된 박막의 질화 티타늄으로 된 제 1 희생층을 증착하는 과정; 상기 제 1 희생층의 상부에 금속 도전층을 증착하는 과정; 상기 금속 도전층의 상부에 티타늄으로 된 금속 접합층과 질화 티타늄으로 된 반사 방지막을 순차 증착하고, 상기 증착된 복합층을 패터닝 및 식각하여 금속 배선을 형성하는 과정; 노출된 상기 절연막의 상부와 상기 복합층의 상부 및 측면에 걸쳐 오염된 박막의 질화 티타늄으로 된 제 2 희생층을 증착하는 과정; 열처리 공정을 통해 상기 금속 도전층의 하부, 상부 및 측면을 둘러싸는 박막의 금속간 화합물층을 형성하는 과정; 및 상기 노출된 절연층의 상부 및 상기 복합층의 상부에 형성된 상기 제 2 희생층을 제거하는 과정으로 이루어진 반도체 디바이스용 금속 배선 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a metal wiring composed of a composite layer including a metal conductive layer on top of an insulating layer on a silicon substrate, wherein the junction of titanium is formed on the top of the insulating layer. Sequentially depositing a layer and a diffusion barrier layer of titanium nitride; Depositing a first sacrificial layer of titanium nitride of a thin film contaminated with nitrogen on the diffusion barrier layer; Depositing a metal conductive layer on top of the first sacrificial layer; Sequentially depositing a metal bonding layer made of titanium and an antireflection film made of titanium nitride on the metal conductive layer, and patterning and etching the deposited composite layer to form metal wirings; Depositing a second sacrificial layer of contaminated thin film of titanium nitride over the exposed top surface of the insulating film and the top and side surfaces of the composite layer; Forming an intermetallic compound layer of a thin film surrounding the lower, upper, and side surfaces of the metal conductive layer through a heat treatment process; And removing the second sacrificial layer formed on the exposed insulating layer and on the composite layer.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 디바이스용 금속 배선의 단면도,1 is a cross-sectional view of a metal wiring for a semiconductor device according to a preferred embodiment of the present invention;

도 2는 본 발명의 바람직한 실시예에 따라 반도체 디바이스용 금속 배선을 제조하는 각 공정을 순차적으로 도시한 공정도,2 is a process diagram sequentially showing each process of manufacturing metal wiring for a semiconductor device according to a preferred embodiment of the present invention;

도 3은 종래 방법에 따라 제조되는 반도체 디바이스용 금선 배선의 구조를 도시한 단면도.3 is a cross-sectional view showing a structure of a gold wire for a semiconductor device manufactured according to a conventional method.

<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>

100 : 실리콘 기판 102 : 절연층100 silicon substrate 102 insulating layer

104 : 접합층 106 : 확산 장벽층104 bonding layer 106 diffusion barrier layer

110 : 금속 도전층 112 : 금속 접합층110: metal conductive layer 112: metal bonding layer

114 : 반사 방지막 116 : 확산 방지층114: antireflection film 116: diffusion barrier layer

118 : 금속간 화합물층118: intermetallic compound layer

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술요지는, 첫째 금속 배선을 캡핑(capping)할 수 있도록 그 둘레를 얇은 금속간 화합물층으로 피복하여 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가 및 측면을 통한 확산 경로를 차단함으로써, 일렉트로마이그레이션에 의한 배선 신뢰도의 저하를 방지하고, 또한 티타늄 타겟의 표면에 있는 오염된 질화 티타늄을 이용하여 금속간 화합물층의 일부를 형성하도록 함으로써, 종래 방법에서와 같이 셔터를 이용해 오염된 질화 티타늄을 제거하는 공정을 생략하여 반도체 디바이스의 제조 비용 및 효율을 증진시킨다는 데 있다.First, the technical idea of the present invention is to cover the diffusion path through the side and the increase of the current density caused by the formation of the excess intermetallic compound layer by covering the circumference with a thin intermetallic compound layer so as to cap the metal wiring. Blocking to prevent degradation of the wiring reliability due to electromigration, and also to form a part of the intermetallic compound layer using contaminated titanium nitride on the surface of the titanium target, thereby contaminating nitride using the shutter as in the conventional method. It is to omit the process of removing titanium to increase the manufacturing cost and efficiency of the semiconductor device.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 디바이스용 금속 배선의 단면도이다.1 is a cross-sectional view of a metal wiring for a semiconductor device according to a preferred embodiment of the present invention.

동도면에 도시된 바와같이, 본 발명의 반도체 디바이스용 금속 배선은, 실리콘 기판(100)의 상부에 절연층(102), 티타늄으로 된 접합층(104), 질화 티타늄으로 된 확산 장벽층(106), 금속간 화합물층(118), 알루미늄 또는 구리로 된 금속 도전층(110), 금속간 화합물층(118) 및 질화 티타늄으로 된 반사 방지막(114)이 순차 적층되는 구조를 갖는다. 또한, 알루미늄(Al) 또는 구리(Cu)로 된 금속 도전층(110)은 그 둘레가 금속간 화합물층(118)에 의해 캡핑되는 형태, 즉 금속 도전층(110)의 하부, 상부 및 측면 부분은 금속간 화합물층(118)으로 피복된다.As shown in the same figure, the metal wiring for semiconductor devices of the present invention includes an insulating layer 102, a bonding layer 104 made of titanium, and a diffusion barrier layer made of titanium nitride on the silicon substrate 100. ), The intermetallic compound layer 118, the metal conductive layer 110 made of aluminum or copper, the intermetallic compound layer 118, and the antireflection film 114 made of titanium nitride are sequentially stacked. In addition, the metal conductive layer 110 made of aluminum (Al) or copper (Cu) has a shape in which the periphery thereof is capped by the intermetallic compound layer 118, that is, the lower, upper and side portions of the metal conductive layer 110 are formed. It is covered with an intermetallic compound layer 118.

이때, 금속 도전층(110)의 상부측에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 100 - 500Å 두께의 티타늄간의 반응에 의해 형성되는 상대적으로 두꺼운 금속간 화합물층이고, 금속 도전층(110)의 하부측 및 측면 부분에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 10 - 100Å 두께의 질화 티타늄간의 반응에 의해 형성되는 상대적으로 얇은 금속간 화합물층이다.At this time, the intermetallic compound layer 118 formed on the upper side of the metal conductive layer 110 is a relatively thick intermetallic compound layer formed by the reaction between aluminum or copper and titanium having a thickness of approximately 100 to 500 kPa during the heat treatment process. The intermetallic compound layer 118 formed on the lower side and side portions of the conductive layer 110 is a relatively thin intermetallic compound layer formed by the reaction between aluminum or copper and titanium nitride having a thickness of approximately 10-100 kPa during the heat treatment process.

즉, 금속 도전층(110)을 둘러싸는 금속간 화합물층에서 하부측 및 측면 부분에 형성된 금속간 화합물은 티타늄 타겟을 이용하는 스퍼터링 공정을 통해 질화 티타늄을 티타늄의 상부에 증착할 때 티타늄 타겟의 표면에 형성되는 10 - 100Å 정도의 오염된 질화 티타늄을 이용하여 증착되는 질화 티타늄과 알루미늄 또는 구리간의 열처리 반응에 의해 생성되는 것으로, 본 발명에서는 이와같이 얇은 금속간 화합물을 금속 도전층(110)의 하부 및 측면 부분에 형성함으로써, 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가(금속 저항의 증가)를 억제하고 또한 측면을 통한 확산 경로를 차단하여 일렉트로마이그레이션에 의한 배선 신뢰도의 저하를 효과적으로 방지할 수 있다.That is, in the intermetallic compound layer surrounding the metal conductive layer 110, the intermetallic compound formed on the lower side and the side portion is formed on the surface of the titanium target when titanium nitride is deposited on the titanium through a sputtering process using a titanium target. It is produced by a heat treatment reaction between titanium nitride and aluminum or copper which is deposited using 10 to 100 오염 contaminated titanium nitride, and in the present invention, such a thin intermetallic compound is formed on the lower and side portions of the metal conductive layer 110. By forming in, it is possible to suppress an increase in current density (increase in metal resistance) due to excessive formation of an intermetallic compound layer, and to block a diffusion path through the side surface, thereby effectively preventing a decrease in wiring reliability due to electromigration.

여기에서, 금속 도전층(110)의 하부측에 있는 금속간 화합물층을 형성하는 데 이용되는 10 - 100Å 정도의 얇은 질화 티타늄은 티타늄으로 된 접합층(104)의 상부에 질화 티타늄으로 된 확산 장벽층(106)을 형성할 때 도시 생략된 티타늄 타겟의 표면에 대략 10 - 100Å의 두께로 형성되는 오염된 질화 티타늄(즉, 질소로 오염된 티타늄)을 스퍼터링하여 증착한 막이고, 또한 금속 도전층(110)의 측면 부분측에 있는 금속간 화합물층을 형성하는 데 이용되는 10 - 100Å 정도의 얇은 질화 티타늄은 티타늄으로 된 금속 접합층(도 2의 112)의 상부에 질화 티타늄으로 된 반사 방지막(114)을 형성할 때 도시 생략된 티타늄 타겟의 표면에 대략 10 - 100Å의 두께로 형성되는 오염된 질화 티타늄(즉, 질소로 오염된 티타늄)을 스퍼터링하여 증착한 막이다.Here, a thin titanium nitride of about 10 to 100 microns used to form the intermetallic compound layer on the lower side of the metal conductive layer 110 is a diffusion barrier layer of titanium nitride on top of the bonding layer 104 made of titanium. A film formed by sputtering a contaminated titanium nitride (i.e., titanium contaminated with nitrogen) formed on the surface of a titanium target (not shown) to form a thickness of approximately 10 to 100 microseconds. A thin titanium nitride of about 10 to 100 microns used to form an intermetallic compound layer on the side of the side portion of 110 is an antireflection film 114 of titanium nitride on top of the metal bonding layer of titanium (112 in FIG. 2). Is formed by sputtering contaminated titanium nitride (i.e., titanium contaminated with nitrogen) formed on the surface of the titanium target (not shown) to form a thickness of approximately 10 to 100 microns.

따라서, 본 발명에 따른 금속 배선에서는 티타늄 타겟 표면의 오염된 얇은 질화 티타늄을 효과적으로 제거함과 동시에 이 제거되는 얇은 질화 티타늄을 이용하여 금속 도전층의 둘레를 캡핑하는 얇은 금속간 화합물층을 형성하여 금속 배선에서의 전류 밀도 증가 및 금속 배선의 측면 노출로 인한 확산 경로를 차단함으로써, 일렉트로마이그레이션에 의한 배선 신뢰도의 향상은 물론 공정 효율을 증진시킬 수 있다.Therefore, in the metal wiring according to the present invention, a thin intermetallic compound layer is formed to effectively remove contaminated thin titanium nitride on the surface of the titanium target and simultaneously cap the circumference of the metal conductive layer using the thin titanium nitride. By blocking the diffusion path due to the increase of the current density and the side exposure of the metal wiring, it is possible to improve the wiring reliability by the electromigration as well as to improve the process efficiency.

다음에, 상기한 바와같은 구조를 갖는 본 발명의 금속 배선을 형성하는 방법에 대해 첨부된 도 2를 참조하여 상세하게 설명한다.Next, a method of forming the metal wiring of the present invention having the structure as described above will be described in detail with reference to FIG.

도 2a를 참조하면, 실리콘 기판(100)상에 적층된 절연층(102)의 상부에 티타늄 타겟을 이용하는 반응성 스퍼터링에 의한 물리 기상 증착법(PVD) 또는 화학 기상 증착법(CVD)을 통해 티타늄(Ti)으로 된 대략 100 - 500Å 정도의 접합층(104)과 질화 티타늄(TiN)으로 된 대략 300 - 1000Å 정도의 확산 장벽층(106)을 순차 증착한다. 이때, 반응성 스퍼터링에 의한 접합층(104) 및 확산 장벽층(106)의 형성은 도시 생략된 티타늄 타겟을 이용하여 동일 챔버내에서 아르곤 가스 분위기 및 아르곤과 질소 가스 분위기에서 수행된다.Referring to FIG. 2A, titanium (Ti) may be formed by physical vapor deposition (PVD) or chemical vapor deposition (CVD) by reactive sputtering using a titanium target on the insulating layer 102 stacked on the silicon substrate 100. A deposition layer 104 of about 100 to 500 mW and a diffusion barrier layer 106 of about 300 to 1000 mW of titanium nitride (TiN) are sequentially deposited. At this time, the formation of the bonding layer 104 and the diffusion barrier layer 106 by reactive sputtering is performed in an argon gas atmosphere and an argon and nitrogen gas atmosphere in the same chamber using a titanium target (not shown).

한편, 확산 장벽층(106)의 증착 공정이 완료되면, 티타늄 타겟의 표면은 대략 10 - 100Å 정도가 질소로 오염되는 데, 질소 가스를 넣지 않는 상태에서 아르곤 가스만으로 스퍼터링을 수행하여 대략 10 - 100Å 정도의 얇은 질화 티타늄으로 된 제 1 희생층(108)을 확산 방지층(106)의 상부에 증착한다. 따라서, 확산 장벽층(106)의 증착 공정시에 오염된 티타늄 타겟 표면의 질화 티타늄이 완전히 제거된다.On the other hand, when the deposition process of the diffusion barrier layer 106 is completed, the surface of the titanium target is contaminated with nitrogen of about 10-100 kPa, and sputtering with argon gas only without nitrogen gas is performed, thereby performing approximately 10-100 kPa. A first sacrificial layer 108 of thin titanium nitride is deposited on top of the diffusion barrier layer 106. Thus, titanium nitride on the contaminated titanium target surface is completely removed during the deposition process of the diffusion barrier layer 106.

다음에, 도 2b에 도시된 바와같이, 제 1 희생층(108)의 상부에 스퍼터링 등에 의한 화학 기상 증착법(CVD)을 통해 전기 전도성이 양호한 금속, 예를들면 알루미늄(Al) 또는 구리(Cu) 등의 금속을 목표로하는 소정 두께만큼(예를들면, 수천Å 정도) 증착하여 금속 도전층(110)을 형성한다.Next, as shown in FIG. 2B, a metal having good electrical conductivity, such as aluminum (Al) or copper (Cu), through chemical vapor deposition (CVD) by sputtering or the like on top of the first sacrificial layer 108. The metal conductive layer 110 is formed by depositing a metal such as a predetermined thickness (for example, about several thousand micrometers).

이어서, 상기한 접합층(104) 및 확산 장벽층(106)을 형성하는 공정과 동일한 공정을 동일 챔버내에서 수행함으로써, 도 2c에 도시된 바와같이, 금속 도전층(110)의 상부에 티타늄으로 된 금속 접합층(112)과 질화 티타늄으로 된 반사 방지막(114)을 소정 두께만큼 순차 증착한 후, 건식 식각 공정을 수행하여 복합층으로 된 금속 배선을 형성한다. 즉, 도 2a 내지 도 2c에서는 패터닝된 금속 배선이 형성된 형태로 복합층이 순차 형성되는 것으로하여 도시하였으나, 실질적으로 복합층의 적층이 완료된 후(즉, 반사 방지막(114)이 증착된 후)에 건식 식각 공정을 수행하여, 도 2c에 도시된 바와같이 패터닝된 금속 배선을 형성한다.Subsequently, by performing the same process in the same chamber as the above-described process of forming the bonding layer 104 and the diffusion barrier layer 106, as shown in FIG. 2C, titanium on top of the metal conductive layer 110, The metal bonding layer 112 and the anti-reflection film 114 made of titanium nitride are sequentially deposited to a predetermined thickness, and then a dry etching process is performed to form a metal wiring made of a composite layer. That is, in FIG. 2A to FIG. 2C, the composite layers are sequentially formed in the form of the patterned metal wirings, but substantially after lamination of the composite layers is completed (that is, after the antireflection film 114 is deposited). The dry etching process is performed to form patterned metal lines as shown in FIG. 2C.

다른한편, 상기 언급한 바와같이 복합층으로 되어 패터닝된 금속 배선이 완료되면, 티타늄 타겟의 표면은 대략 10 - 100Å 정도가 질소로 오염되는 데, 도 2d에 도시된 바와같이, 질소 가스를 넣지 않는 상태에서 아르곤 가스만으로 스퍼터링을 수행하여 대략 10 - 100Å 정도의 얇은 질화 티타늄으로 된 제 2 희생층(116)을 노출된 절연층(102)의 상부 및 복합층으로 된 금속 배선의 측면 및 상부에 걸쳐 증착한다. 따라서, 반사 방지막(114)의 증착 공정시에 오염된 티타늄 타겟 표면의 질화 티타늄이 제거된다.On the other hand, when the patterned metal wiring with the composite layer is completed as mentioned above, the surface of the titanium target is contaminated with nitrogen at about 10-100 kPa, which is not filled with nitrogen gas as shown in FIG. 2D. Sputtering only with argon gas in the state to extend the second sacrificial layer 116 of thin titanium nitride of approximately 10 to 100 microns over the exposed side of the insulating layer 102 and the side and top of the composite wiring. Deposit. Therefore, titanium nitride on the surface of the contaminated titanium target during the deposition process of the antireflection film 114 is removed.

그런다음, 열처리 공정을 수행하여, 도 2e에 도시된 바와같이, 금속 도전층(110)의 둘레를 감싸는 금속간 화합물층(118)을 형성, 즉 금속 도전층(110)의 하부, 상부 및 측면 부분을 둘러싸는 금속간 화합물층(118)을 형성한다.Then, a heat treatment process is performed to form an intermetallic compound layer 118 that wraps around the metal conductive layer 110, that is, the lower, upper and side portions of the metal conductive layer 110, as shown in FIG. 2E. An intermetallic compound layer 118 is formed surrounding the metal.

여기에서, 금속 도전층(110)의 상부측에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 100 - 500Å 두께의 티타늄간의 반응에 의해 형성되는 상대적으로 두꺼운 금속간 화합물층이고, 금속 도전층(110)의 하부측 및 측면 부분에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 10 - 100Å 두께의 얇은 질화 티타늄간의 반응에 의해 형성되는 상대적으로 얇은 금속간 화합물층이다.Here, the intermetallic compound layer 118 formed on the upper side of the metal conductive layer 110 is a relatively thick intermetallic compound layer formed by reaction between aluminum or copper and titanium having a thickness of about 100 to 500 kPa in the heat treatment process, The intermetallic compound layer 118 formed on the lower side and side portions of the metal conductive layer 110 is a relatively thin intermetallic compound layer formed by the reaction between aluminum or copper and thin titanium nitride having a thickness of approximately 10-100 kPa during the heat treatment process. to be.

한편, 금속 도전층(110)이 알루미늄인 경우, 금속간 화합물층(118)을 형성하는 열처리 공정은, 수소(또는 질소, 질소/수소) 분위기의 열처리로에서 대략 350 - 450℃의 온도로 대략 30 - 60 정도를 유지시키거나 혹은 RTA(Rapid Thermal Annealing)를 이용하여 대략 350 - 450℃의 온도 범위에서 10 - 30초 정도 유지시킴으로써 수행할 수 있다.On the other hand, when the metal conductive layer 110 is aluminum, the heat treatment step of forming the intermetallic compound layer 118 is approximately 30 at a temperature of approximately 350-450 캜 in a heat treatment furnace of hydrogen (or nitrogen, nitrogen / hydrogen) atmosphere. It can be carried out by maintaining about 60 or 10-30 seconds in the temperature range of approximately 350-450 ℃ using Rapid Thermal Annealing (RTA).

다른한편, 금속 도전층(110)이 구리인 경우, 금속간 화합물층(118)을 형성하는 열처리 공정은, 구리가 알루미늄에 비해 녹는점이 높으므로 대략 600 - 700℃ 정도의 온도 범위에서, 상기한 알루미늄에서와 동일하게 수행할 수 있다.On the other hand, when the metal conductive layer 110 is copper, the heat treatment process for forming the intermetallic compound layer 118 has a high melting point of copper compared to aluminum, so that the aluminum in the temperature range of about 600 to 700 ℃, The same can be done with.

다음에, 이방성 식각(RIE) 공정을 통해, 불필요한 질화 티타늄의 일부를 제거, 즉 얇은 질화 티타늄으로 된 제 2 희생막(116)중 노출된 절연층(102)상의 질화 티타늄 및 반사 방지막(114)상의 질화 티타늄을 제거함으로써, 도 2 f에 도시된 바와같은 적층 구조를 갖는 본 발명에 따른 반도체 디바이스용 금속 배선이 완성, 즉 얇은 금속간 화합물층(118)이 금속 도전층(110)을 둘러싸는 형태를 갖는 적층 구조의 금속 배선이 완성된다.Next, through the anisotropic etching (RIE) process, part of the unnecessary titanium nitride is removed, that is, the titanium nitride and the anti-reflection film 114 on the exposed insulating layer 102 in the second sacrificial film 116 of thin titanium nitride. By removing the titanium nitride on the phase, the metal wiring for the semiconductor device according to the present invention having the laminated structure as shown in FIG. 2 f is completed, that is, the thin intermetallic compound layer 118 surrounds the metal conductive layer 110. The metal wiring of the laminated structure which has a is completed.

이상 설명한 바와같이 본 발명에 따르면, 금속 배선을 캡핑(capping)할 수 있도록 그 둘레를 얇은 금속간 화합물층으로 피복하여 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가를 억제하고 금속 배선의 측면에서의 확산 경로를 차단함으로써, 일렉트로마이그레이션(Electromigration)에 대한 저항을 증가시켜 배선 신뢰도를 향상시킬 수 있다.As described above, according to the present invention, a thin intermetallic compound layer is coated around the metal wire to cap the metal wire, thereby suppressing an increase in current density due to excessive formation of the intermetallic compound layer and in terms of the metal wire. By blocking the diffusion path, the wiring reliability can be improved by increasing the resistance to electromigration.

또한, 본 발명의 금속 배선 제조 방법에 따르면, 티타늄 타겟의 오염으로 인한 주기적인 클리닝 또는 셔터 등의 설치를 필요로 하지 않기 때문에 제조 비용의 절감은 물론 티타늄 타겟의 오염으로 인한 미립자의 형성을 방지함으로써 제조 효율을 증진시킬 수 있다.In addition, according to the method of manufacturing the metal wiring of the present invention, since it does not require periodic cleaning or installation of a shutter due to contamination of the titanium target, it is possible to reduce manufacturing costs and to prevent the formation of fine particles due to contamination of the titanium target. It can improve manufacturing efficiency.

Claims (10)

실리콘 기판상의 절연층의 상부에 접합층, 확산 장벽층, 금속 도전층, 금속 접합층 및 반사 방지막이 순차 적층되는 복합층 구조를 갖는 반도체 디바이스용 금속 배선에 있어서,In a metal wiring for a semiconductor device having a composite layer structure in which a bonding layer, a diffusion barrier layer, a metal conductive layer, a metal bonding layer, and an antireflection film are sequentially stacked on top of an insulating layer on a silicon substrate, 상기 금속 배선은:The metal wiring is: 상기 확산 장벽층과 금속 도전층 사이에 형성된 박막의 질화 티타늄으로 된 제 1 희생층; 및A first sacrificial layer of thin titanium nitride formed between the diffusion barrier layer and the metal conductive layer; And 상기 복합층의 상부 및 측면에 걸쳐 형성된 박막의 질화 티타늄으로 된 제 2 희생층을 포함하고,A second sacrificial layer of thin titanium nitride formed over the top and side surfaces of the composite layer, 상기 제 1 및 제 2 희생층은, 상기 금속 접합층과 함께, 열처리 공정을 통해 상기 금속 도전층의 둘레를 둘러싸는 금속간 화합물층으로 형성되는 것을 특징으로 하는 반도체 디바이스용 금속 배선.And the first and second sacrificial layers are formed of an intermetallic compound layer surrounding the circumference of the metal conductive layer through a heat treatment process together with the metal bonding layer. 제 1 항에 있어서, 상기 제 1 및 제 2 희생층은, 상기 확산 장벽층 및 상기 반사 방지막을 각각 증착할 때 티타늄 타겟의 표면에 형성되는 오염된 질화 티타늄을 스퍼터링하여 각각 형성되는 것을 특징으로 하는 반도체 디바이스용 금속 배선.The method of claim 1, wherein the first and second sacrificial layers are formed by sputtering contaminated titanium nitride formed on the surface of the titanium target when the diffusion barrier layer and the anti-reflection film are respectively deposited. Metal wiring for semiconductor devices. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 및 제 2 희생층은, 10 - 100Å의 두께 범위를 각각 갖는 것을 특징으로 하는 반도체 디바이스용 금속 배선.The metal wiring for a semiconductor device according to claim 1 or 2, wherein the first and second sacrificial layers each have a thickness range of 10 to 100 GPa. 실리콘 기판상의 절연층 상부에 금속 도전층을 포함하는 복합층으로 된 금속 배선을 제조하는 방법에 있어서,In the method for manufacturing a metal wiring of a composite layer comprising a metal conductive layer on top of an insulating layer on a silicon substrate, 상기 절연층의 상부에 티타늄으로 된 접합층과 질화 티타늄으로 된 확산 장벽층을 순차 증착하는 과정;Sequentially depositing a junction layer made of titanium and a diffusion barrier layer made of titanium nitride on the insulating layer; 상기 확산 장벽층의 상부에 질소가 오염된 박막의 질화 티타늄으로 된 제 1 희생층을 증착하는 과정;Depositing a first sacrificial layer of titanium nitride of a thin film contaminated with nitrogen on the diffusion barrier layer; 상기 제 1 희생층의 상부에 금속 도전층을 증착하는 과정;Depositing a metal conductive layer on top of the first sacrificial layer; 상기 금속 도전층의 상부에 티타늄으로 된 금속 접합층과 질화 티타늄으로 된 반사 방지막을 순차 증착하고, 상기 증착된 복합층을 패터닝 및 식각하여 금속 배선을 형성하는 과정;Sequentially depositing a metal bonding layer made of titanium and an antireflection film made of titanium nitride on the metal conductive layer, and patterning and etching the deposited composite layer to form metal wirings; 노출된 상기 절연막의 상부와 상기 복합층의 상부 및 측면에 걸쳐 오염된 박막의 질화 티타늄으로 된 제 2 희생층을 증착하는 과정;Depositing a second sacrificial layer of contaminated thin film of titanium nitride over the exposed top surface of the insulating film and the top and side surfaces of the composite layer; 열처리 공정을 통해 상기 금속 도전층의 하부, 상부 및 측면을 둘러싸는 박막의 금속간 화합물층을 형성하는 과정; 및Forming an intermetallic compound layer of a thin film surrounding the lower, upper, and side surfaces of the metal conductive layer through a heat treatment process; And 상기 노출된 절연층의 상부 및 상기 복합층의 상부에 형성된 상기 제 2 희생층을 제거하는 과정으로 이루어진 반도체 디바이스용 금속 배선 제조 방법.And removing the second sacrificial layer formed on the exposed insulating layer and on the composite layer. 제 4 항에 있어서, 상기 금속 접합층 및 반사 방지막의 증착은, 티타늄 타겟을 이용하여 동일 챔버내에서 순차 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.The method of manufacturing a metal wiring for a semiconductor device according to claim 4, wherein the deposition of the metal bonding layer and the antireflection film is performed sequentially in the same chamber using a titanium target. 제 4 항에 있어서, 상기 금속 도전층이 알루미늄일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, 수소, 질소 또는 질소/수소 분위기의 열처리로를 통해 350 - 450℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.The method of claim 4, wherein when the metal conductive layer is aluminum, the heat treatment process for forming the intermetallic compound layer is performed in a temperature range of 350 to 450 ° C. through a heat treatment furnace in a hydrogen, nitrogen, or nitrogen / hydrogen atmosphere. The metal wiring manufacturing method for semiconductor devices characterized by the above-mentioned. 제 4 항에 있어서, 상기 금속 도전층이 알루미늄일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, RTA(Rapid Thermal Annealing)를 이용하여 350 - 450℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.The method of claim 4, wherein when the metal conductive layer is aluminum, the heat treatment process for forming the intermetallic compound layer is performed at a temperature range of 350 to 450 ° C. using rapid thermal annealing (RTA). The metal wiring manufacturing method for semiconductor devices. 제 4 항에 있어서, 상기 금속 도전층이 구리일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, 수소, 질소 또는 질소/수소 분위기의 열처리로를 통해 600 - 700℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.The method of claim 4, wherein when the metal conductive layer is copper, the heat treatment process for forming the intermetallic compound layer is performed at a temperature range of 600 to 700 ° C. through a heat treatment furnace in a hydrogen, nitrogen, or nitrogen / hydrogen atmosphere. The metal wiring manufacturing method for semiconductor devices characterized by the above-mentioned. 제 4 항에 있어서, 상기 금속 도전층이 구리일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, RTA(Rapid Thermal Annealing)를 이용하여 600 - 700℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.The method of claim 4, wherein when the metal conductive layer is copper, the heat treatment process for forming the intermetallic compound layer is performed at a temperature range of 600 to 700 ° C. using rapid thermal annealing (RTA). The metal wiring manufacturing method for semiconductor devices. 제 4 항에 있어서, 상기 노출된 절연층의 상부 및 상기 복합층의 상부에 형성된 상기 제 2 희생층은, 이방성 식각에 의해 제거되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.The method of claim 4, wherein the second sacrificial layer formed on the exposed insulating layer and on the composite layer is removed by anisotropic etching.
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KR100842669B1 (en) * 2006-12-15 2008-06-30 동부일렉트로닉스 주식회사 Semiconductor device and the Fabricating Method thereof

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