KR20000025775A - Differential circuit - Google Patents

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Abstract

PURPOSE: A differential circuit is provided to maintain a level of a charged voltage to a capacitor by preventing a source-drain voltage variation of a MOS transistor which is generated by an input signal having a noise and a peak voltage. CONSTITUTION: A differential circuit comprises first to eight MOS transistors(NM1-NM8),two capacitors(C1,C2), first and second coupling parts(10,20), and an operational amplifier(OP). The capacitors(C1,C2) charge input signals(V1,V2) transferred through corresponding transistors(NM1,NM2) which are controlled in common by a signal(phi0). The transistors(NM3,NM4) are connected in series between one terminals of the capacitors(C1,C2) so as to ground the one terminals of the capacitors(C1,C2) according to the signal(phi0). The transistors(NM7,NM8) are connected in series between the other terminals of the capacitors(C1,C2) so as to ground the other terminals of the capacitors(C1,C2). The first coupling part(10) is connected in parallel with the transistor(NM1) and the capacitor(C1) so as to charge the input voltage(V1), and the second coupling part(20) is connected in parallel with the transistor(NM2) and the capacitor(C2) so as to charge the input voltage(V2). The operational amplifier has a non-inverting input terminal(+) connected to receive a charged voltage of the capacitor(C1) through the MOS transistor(NM5), and an inverting input terminal(-) connected to receive a charged voltage of the capacitor(C2) through the MOS transistor(NM6). The transistors(NM5,NM6) are controlled in common by a signal(phi1).

Description

차동 회로Differential circuit

본 발명은 차동 회로에 관한 것으로, 특히 차동 회로에 있어서 커패시터와 모스 트랜지스터로 구성된 별도의 커플링 경로(coupling path)를 구비하여 노이즈 및 스파이크(spike) 전압을 갖는 입력신호에 의해 발생되는 모스 트랜지스터의 소오스-드레인 전압 변동을 방지하도록 한 차동 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential circuit, and more particularly to a MOS transistor generated by an input signal having a noise and spike voltage having a separate coupling path composed of a capacitor and a MOS transistor in a differential circuit. A differential circuit is provided to prevent source-drain voltage variations.

도 1은 종래 차동 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 게이트에 제1 클럭(Phi0)을 인가받아 각각 드레인의 제1,제2 입력신호(V1)(V2)를 출력하는 제1,제2 엔모스 트랜지스터(NM1)(NM2)와; 각각 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)를 통해 들어오는 제1,제2 입력신호(V1)(V2)를 입력받아 이를 축적하는 제1,제2 커패시터(C1)(C2)와; 게이트에 상기 제1 클럭(Phi0)을 인가받아 상기 제1,제2 커패시터(C1)(C2)의 타측을 접지시키는 제3,제4 엔모스 트랜지스터(NM3)(NM4)와; 게이트에 제2 클럭(Phi1)을 인가받아 각각 드레인의 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압을 출력하는 제5,제6 엔모스 트랜지스터(NM5)(NM6)와; 게이트에 상기 제2 클럭(Phi1)을 인가받아 상기 제1,제2 커패시터(C1)(C2)의 일측을 접지시키는 제7,제8 엔모스 트랜지스터(NM7)(NM8)와; 상기 제5,제6 엔모스 트랜지스터(NM5)(NM6)를 통해 각각 비반전단자(+)와 반전단자(-)로 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압을 입력받아 그 전압차를 증폭하여 출력하는 연산증폭기(OP)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 내지 도 4를 참조하여 상세히 설명하면 다음과 같다.FIG. 1 is a circuit diagram illustrating a conventional differential circuit. As shown in FIG. 1, a first clock Phi0 is applied to a gate to output first and second input signals V1 and V2 of a drain, respectively. A second NMOS transistor NM1 (NM2); First and second capacitors C1 and C2 that receive and accumulate first and second input signals V1 and V2 respectively, which are received through the first and second NMOS transistors NM1 and NM2, respectively. Wow; Third and fourth NMOS transistors NM3 and NM4 that receive the first clock Phi0 through a gate and ground the other side of the first and second capacitors C1 and C2; Fifth and sixth NMOS transistors NM5 and NM6 configured to receive a second clock Phi1 at a gate and output voltages stored in the first and second capacitors C1 and C2 of a drain, respectively; A seventh and eighth NMOS transistors NM7 and NM8 applied to the gate to ground the one side of the first and second capacitors C1 and C2; The voltages accumulated in the first and second capacitors C1 and C2 are input to the non-inverting terminal (+) and the inverting terminal (-) through the fifth and sixth NMOS transistors NM5 and NM6, respectively. It is composed of an operational amplifier (OP) for amplifying and outputting the voltage difference, it will be described in detail with reference to Figures 2 to 4 attached to the operation process according to the prior art configured as follows.

우선, 도 2와 같이 제1,제2 클럭(Phi1)(Phi2)은 주파수는 같으나 위상이 서로 반대이며, 서로 겹치는 부분(overlapping)을 갖지 않는다.First, as shown in FIG. 2, the first and second clocks Phi1 and Phi2 have the same frequency but opposite phases, and do not have overlapping portions.

여기서, 상기 제1 클럭(Phi0)이 고전위인 경우, 상기 제2 클럭(Phi1)은 저전위로 인가된다.Here, when the first clock Phi0 has a high potential, the second clock Phi1 is applied at a low potential.

따라서, 상기 고전위의 제1 클럭(Phi0)을 게이트에 인가받은 제1 내지 제4 엔모스 트랜지스터(NM1∼NM4)는 턴온되나, 상기 저전위의 제2 클럭(Phi1)을 게이트에 인가받은 제5 내지 제8 엔모스 트랜지스터(NM5∼NM8)는 턴오프된다.Therefore, the first to fourth NMOS transistors NM1 to NM4 that receive the high potential first clock Phi0 to the gate are turned on, but the first to which the low potential second clock Phi1 is applied to the gate thereof. The fifth to eighth NMOS transistors NM5 to NM8 are turned off.

그러므로, 도 3과 같이 제1,제2 입력신호(V1)(V2)는 각각 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)를 통해 타측이 상기 제3,제4 엔모스 트랜지스터(NM3)(NM4)에 의해 접지된 제1,제2 커패시터(C1)(C2)에 축적된다.Therefore, as shown in FIG. 3, the first and second input signals V1 and V2 are respectively connected to the third and fourth NMOS transistors through the first and second NMOS transistors NM1 and NM2. Accumulated in the first and second capacitors C1 and C2 grounded by NM3) and NM4.

그리고, 상기 제2 클럭(Phi1)이 고전위이고, 상기 제1 클럭(Phi0)은 저전위로 인가되는 경우, 상기 저전위의 제1 클럭(Phi0)을 게이트에 인가받은 상기 제1 내지 제4 엔모스 트랜지스터(NM1∼NM4)는 턴오프되나, 상기 고전위의 제2 클럭(Phi1)을 게이트에 인가받은 상기 제5 내지 제8 엔모스 트랜지스터(NM5∼NM8)는 턴온된다.When the second clock Phi1 has a high potential and the first clock Phi0 is applied at a low potential, the first to fourth yen receiving the low potential first clock Phi0 at a gate thereof. The MOS transistors NM1 to NM4 are turned off, but the fifth to eighth NMOS transistors NM5 to NM8 applied with the high potential second clock Phi1 to the gate are turned on.

따라서, 도 4와 같이 각각 일측이 상기 제7,제8 엔모스 트랜지스터(NM7)(NM8)에 의해 접지된 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압을 각각 비반전단자(+)와 반전단자(-)로 입력받은 연산증폭기(OP)는 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압차를 증폭하여 출력하게 된다.Accordingly, as shown in FIG. 4, the non-inverting terminal has a voltage stored in the first and second capacitors C1 and C2 grounded by the seventh and eighth NMOS transistors NM7 and NM8, respectively. The operational amplifier OP received through the positive terminal and the negative terminal negatively amplifies and outputs the voltage difference accumulated in the first and second capacitors C1 and C2.

상기와 같이 종래의 기술에 있어서 노이즈 및 스파이크 전압을 갖는 입력신호에 의해 게이트에 일정한 접지전압 또는 전원전압을 인가받는 모스 트랜지스터의 드레인-소오스 전압이 변동됨으로써, 커패시터에 충전되는 전압의 레벨이 변동되는 문제점이 있었다.As described above, in the conventional technology, the drain-source voltage of the MOS transistor receiving a constant ground voltage or power supply voltage is applied to the gate by an input signal having noise and spike voltage, thereby changing the level of the voltage charged in the capacitor. There was a problem.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 커패시터와 모스 트랜지스터로 구성된 커플링 경로를 구비하여 노이즈 및 스파이크 전압을 갖는 입력신호에 의해 발생되는 모스 트랜지스터의 소오스-드레인 전압 변동을 방지하도록 한 차동 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and has a coupling path composed of a capacitor and a MOS transistor, and has a source-drain voltage of a MOS transistor generated by an input signal having noise and spike voltages. The purpose is to provide a differential circuit to prevent variation.

도 1은 종래 차동 회로의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional differential circuit.

도 2는 도 1에서 인가되는 제1,제2 클럭 파형도.FIG. 2 is a diagram illustrating first and second clock waveforms applied in FIG. 1.

도 3은 도 1에서 제1 클럭에 따른 등가 회로도.3 is an equivalent circuit diagram according to the first clock in FIG. 1.

도 4는 도 1에서 제2 클럭에 따른 등가 회로도.4 is an equivalent circuit diagram according to the second clock in FIG. 1.

도 5는 본 발명 차동 회로의 구성을 보인 회로도.5 is a circuit diagram showing the configuration of the present invention differential circuit.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10,20 : 커플링부 NM1 ∼ NM10 : 엔모스 트랜지스터10, 20: coupling part NM1-NM10: NMOS transistor

C1 ∼ C4 : 커패시터 OP : 연산증폭기C1 ~ C4: Capacitor OP: Operational Amplifier

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 제1 클럭을 입력받아 도통 제어되는 제1 내지 제4 엔모스 트랜지스터와; 제2 클럭을 입력받아 도통 제어되는 제5 내지 제8 엔모스 트랜지스터와; 상기 제1,제2 엔모스 트랜지스터를 통해 제1,제2 입력신호를 충전하는 제1,제2 커패시터와; 상기 제5,제6 엔모스 트랜지스터를 통해 비반전단자와 반전단자로 상기 제1,제2 커패시터에 축적된 전압을 입력받아 그 전압차를 증폭하여 출력하는 연산증폭기로 구성한 차동 회로에 있어서 각각 상기 제1,제2 엔모스 트랜지스터 및 커패시터와 병렬로 연결되어 상기 제1 클럭에 의해 상기 제1,제2 입력신호를 입력받아 이를 축적하는 제1,제2 커플링부를 더 포함하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object comprises a first to fourth NMOS transistor which is electrically controlled by receiving a first clock; A fifth to eighth NMOS transistors which are electrically controlled to receive the second clock; First and second capacitors configured to charge first and second input signals through the first and second NMOS transistors; In the differential circuit comprising an operational amplifier for receiving the voltage stored in the first and second capacitors as the non-inverting terminal and the inverting terminal through the fifth and sixth NMOS transistors and amplifies and outputs the voltage difference. And first and second coupling parts connected in parallel with the first and second NMOS transistors and the capacitor to receive the first and second input signals by the first clock and accumulate them. do.

상기 제1,제2 커플링부의 구성은 각각 제1,제2 입력신호를 입력받아 이를 축적하는 제3,제4 커패시터와; 게이트에 제1 클럭을 입력받아 도통제어되는 제1,제2 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.The first and second coupling units may include third and fourth capacitors configured to receive first and second input signals, and accumulate the first and second input signals, respectively; The first and second NMOS transistors may be electrically controlled by receiving a first clock.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 5는 본 발명 차동 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 게이트에 제1 클럭(Phi0)을 인가받아 각각 드레인의 제1,제2 입력신호(V1)(V2)를 출력하는 제1,제2 엔모스 트랜지스터(NM1)(NM2)와; 각각 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2)를 통해 들어오는 제1,제2 입력신호(V1)(V2)를 입력받아 이를 축적하는 제1,제2 커패시터(C1)(C2)와; 게이트에 상기 제1 클럭(Phi0)을 인가받아 상기 제1,제2 커패시터(C1)(C2)의 타측을 접지시키는 제3,제4 엔모스 트랜지스터(NM3)(NM4)와; 게이트에 제2 클럭(Phi1)을 인가받아 각각 드레인의 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압을 출력하는 제5,제6 엔모스 트랜지스터(NM5)(NM6)와; 게이트에 상기 제2 클럭(Phi1)을 인가받아 상기 제1,제2 커패시터(C1)(C2)의 일측을 접지시키는 제7,제8 엔모스 트랜지스터(NM7)(NM8)와; 각각 상기 제1,제2 엔모스 트랜지스터(NM1)(NM2) 및 커패시터(C1)(C2)와 병렬로 연결되어 상기 제1 클럭(Phi0)에 의해 상기 제1,제2 입력신호(V1)(V2)를 입력받아 이를 축적하는 제1,제2 커플링부(10)(20)와; 상기 제5,제6 엔모스 트랜지스터(NM5)(NM6)를 통해 각각 비반전단자(+)와 반전단자(-)로 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압을 입력받아 그 전압차를 증폭하여 출력하는 연산증폭기(OP)로 구성한다.FIG. 5 is a circuit diagram illustrating a configuration of a differential circuit of the present invention. As shown in FIG. 5, a first clock Phi0 is applied to a gate to output first and second input signals V1 and V2 of a drain, respectively. A first and second NMOS transistor NM1 and NM2; First and second capacitors C1 and C2 that receive and accumulate first and second input signals V1 and V2 respectively, which are received through the first and second NMOS transistors NM1 and NM2, respectively. Wow; Third and fourth NMOS transistors NM3 and NM4 that receive the first clock Phi0 through a gate and ground the other side of the first and second capacitors C1 and C2; Fifth and sixth NMOS transistors NM5 and NM6 configured to receive a second clock Phi1 at a gate and output voltages stored in the first and second capacitors C1 and C2 of a drain, respectively; A seventh and eighth NMOS transistors NM7 and NM8 applied to the gate to ground the one side of the first and second capacitors C1 and C2; Each of the first and second NMOS transistors NM1, NM2, and capacitors C1, C2 is connected in parallel to each other so that the first and second input signals V1 may be formed by the first clock Phi0 ( First and second coupling parts 10 and 20 for receiving and accumulating V2); The voltages accumulated in the first and second capacitors C1 and C2 are input to the non-inverting terminal (+) and the inverting terminal (-) through the fifth and sixth NMOS transistors NM5 and NM6, respectively. And an operational amplifier (OP) that amplifies and outputs the voltage difference.

그리고, 상기 제1,제2 커플링부(10)(20)는 각각 제1,제2 입력신호(V1)(V2)를 입력받아 이를 축적하는 제3,제4 커패시터(C1)(C2)와; 게이트에 제1 클럭(Phi0)을 입력받아 도통제어되는 제9,제10 엔모스 트랜지스터(NM9)(NM10)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.The first and second coupling units 10 and 20 respectively receive the first and second input signals V1 and V2 and accumulate the third and fourth capacitors C1 and C2. ; The ninth and tenth NMOS transistors NM9 and NM10 which are electrically controlled to receive the first clock Phi0 are input to the gate, and the operation process according to the present invention configured as described above will be described in detail.

우선, 제3,제4 커패시터(C3)(C4)는 각각 제1,제2 커패시터(C1)(C2)에 비해 매우 큰 커패시턴스값을 갖고, 상기 제1,제3 커패시터(C1)(C3)의 비와 상기 제2,제4 커패시터(C2)(C4)의 비는 같다.First, each of the third and fourth capacitors C3 and C4 has a much larger capacitance value than the first and second capacitors C1 and C2, respectively, and the first and third capacitors C1 and C3. Is the same as the ratio of the second and fourth capacitors C2 and C4.

또한, 제1,제2 클럭(Phi1)(Phi2)은 주파수는 같으나 위상이 서로 반대이며, 서로 겹치는 부분을 갖지 않는다.In addition, the first and second clocks Phi1 and Phi2 have the same frequency but opposite phases, and do not have portions overlapping each other.

그리고, 상기 제1 클럭(Phi0)이 고전위이고 제2 클럭(Phi1)이 저전위인 경우, 상기 고전위의 제1 클럭(Phi0)을 게이트에 인가받은 제1 내지 제4 엔모스 트랜지스터(NM1∼NM4) 및 제9,제10 엔모스 트랜지스터(NM9)(NM10)는 턴온되나 상기 저전위의 제2 클럭(Phi1)을 게이트에 인가받은 제5 내지 제8 엔모스 트랜지스터(NM5∼NM8)는 턴오프되므로, 상기 제1,제3 커패시터(C1)(C3)가 병렬 연결되어 제1 입력신호(V1)를 축적하고, 상기 제2,제4 커패시터(C2)(C4)가 병렬 연결되어 제2 입력신호(V2)를 축적한다.In addition, when the first clock Phi0 is at high potential and the second clock Phi1 is at low potential, the first to fourth NMOS transistors NM1 ˜1 to which the first clock Phi0 of the high potential is applied to the gate. NM4) and the ninth and tenth NMOS transistors NM9 and NM10 are turned on, but the fifth to eighth NMOS transistors NM5 to NM8 having the low potential second clock Phi1 applied to the gate are turned on. Since it is turned off, the first and third capacitors C1 and C3 are connected in parallel to accumulate the first input signal V1, and the second and fourth capacitors C2 and C4 are connected in parallel to the second. The input signal V2 is accumulated.

그 후, 상기 제2 클럭(Phi1)이 고전위이고 제1 클럭(Phi0)은 저전위인 경우, 상기 저전위의 제1 클럭(Phi0)을 게이트에 인가받은 상기 제1 내지 제4 엔모스 트랜지스터(NM1∼NM4) 및 제9,제10 엔모스 트랜지스터(NM9)(NM10)는 턴오프되나, 상기 고전위의 제2 클럭(Phi1)을 게이트에 인가받은 상기 제5 내지 제8 엔모스 트랜지스터(NM5∼NM8)는 턴온되므로, 상기 제5,제6 엔모스 트랜지스터(NM5)(NM6)를 통해 상기 제1,제2 커패시터(C1)(C2)에 축적된 전압을 입력받은 연산증폭기(OP)는 두 전압차를 증폭하여 출력한다.Subsequently, when the second clock Phi1 has a high potential and the first clock Phi0 has a low potential, the first to fourth NMOS transistors having the low potential first clock Phi0 applied to a gate thereof. NM1 to NM4 and the ninth and tenth NMOS transistors NM9 and NM10 are turned off, but the fifth to eighth NMOS transistors NM5 applied with the high potential second clock Phi1 applied to a gate thereof. Since NM8 is turned on, the operational amplifier OP receives the voltage accumulated in the first and second capacitors C1 and C2 through the fifth and sixth NMOS transistors NM5 and NM6. Amplify and output two voltage differences.

상기에서 상세히 설명한 바와 같이, 본 발명은 커패시터와 모스 트랜지스터로 구성된 커플링 경로를 구비하여 노이즈 및 스파이크 전압을 갖는 입력신호에 의해 발생되는 모스 트랜지스터의 소오스-드레인 전압 변동을 방지함으로써, 커패시터에 충전되는 전압의 레벨을 일정하게 유지하는 효과가 있다.As described in detail above, the present invention includes a coupling path composed of a capacitor and a MOS transistor to prevent a source-drain voltage variation of the MOS transistor caused by an input signal having a noise and spike voltage, thereby charging the capacitor. There is an effect of keeping the level of the voltage constant.

Claims (3)

제1 클럭을 입력받아 도통 제어되는 제1 내지 제4 엔모스 트랜지스터와; 제2 클럭을 입력받아 도통 제어되는 제5 내지 제8 엔모스 트랜지스터와; 상기 제1,제2 엔모스 트랜지스터를 통해 제1,제2 입력신호를 충전하는 제1,제2 커패시터와; 상기 제5,제6 엔모스 트랜지스터를 통해 비반전단자와 반전단자로 상기 제1,제2 커패시터에 축적된 전압을 입력받아 그 전압차를 증폭하여 출력하는 연산증폭기로 구성한 차동 회로에 있어서 각각 상기 제1,제2 엔모스 트랜지스터 및 커패시터와 병렬로 연결되어 상기 제1 클럭에 의해 상기 제1,제2 입력신호를 입력받아 이를 축적하는 제1,제2 커플링부를 더 포함하여 된 것을 특징으로 하는 차동 회로.First to fourth NMOS transistors electrically controlled to receive the first clock; A fifth to eighth NMOS transistors which are electrically controlled to receive the second clock; First and second capacitors configured to charge first and second input signals through the first and second NMOS transistors; In the differential circuit comprising an operational amplifier for receiving the voltage stored in the first and second capacitors as the non-inverting terminal and the inverting terminal through the fifth and sixth NMOS transistors and amplifies and outputs the voltage difference. And first and second coupling parts connected in parallel with the first and second NMOS transistors and the capacitor to receive the first and second input signals by the first clock and accumulate them. Differential circuit. 제1항에 있어서, 상기 제1,제2 커플링부는 각각 제1,제2 입력신호를 입력받아 이를 축적하는 제3,제4 커패시터와; 게이트에 제1 클럭을 입력받아 도통제어되는 제1,제2 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 차동 회로.The display device of claim 1, wherein the first and second coupling units comprise: first and second capacitors configured to receive and accumulate first and second input signals, respectively; A differential circuit comprising a first and a second NMOS transistor which is electrically controlled by receiving a first clock input to a gate. 제2항에 있어서, 상기 제3,제4 커패시터는 각각 제1,제2 커패시터에 비해 매우 큰 커패시턴스값을 갖고, 상기 제1 커패시터 및 제3 커패시터의 비와 상기 제2 커패시터 및 제4 커패시터의 비가 같도록 구성한 것을 특징으로 하는 차동 회로.The method of claim 2, wherein the third and fourth capacitors each have a much larger capacitance value than the first and second capacitors, and the ratio of the first capacitor and the third capacitor to the ratio of the second capacitor and the fourth capacitor, respectively. A differential circuit characterized in that the ratio is configured to be equal.
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* Cited by examiner, † Cited by third party
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