KR20000025406A - 엔코더(encoder)의 단선 및 단락 감지 회로 - Google Patents
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Abstract
본 발명은 종래의 아날로그 회로가 갖고 있는 문제점을 해결하고자 디지털 회로를 이용하여 엔코더의 단선 및 단락을 감지하도록 구성된 회로에 관한 것으로서, 그 구성은 위상차를 가진 펄스열을 출력시키는 제 1 및 제 2펄스발생기(2,4)와, 상기 제 1 및 제 2펄스발생기(2,4)에서 출력된 위상차가 있는 펄스열을 각각 입력받아 출력단(Q)을 통해 소정의 펄스열을 출력하는 제 1 내지 제4플립-플롭(flip-flop)(11, 12, 13, 14)과, 제 3과 제 4플립-플롭(flip-flop)(13, 14)과 클럭단자(CK)와 각각 연결되는 제 1 및 제 2 펄스발생기(2,4)사이에 설치되어 입력되는 펄스열을 역으로 바꾸는 제 1 및 제 2인버터(Inverter)(6, 8)와, 상기 제 1 내지 제 4플립-플롭(flip-flop)(11, 12, 13, 14)의 출력 데이터를 입력 데이터로 사용하여 엔코더(Encoder)에 이상이 있을 경우에는 하이(HIGH)로 데이터를 출력하고, 엔코더(Encoder)에 이상이 없을 경우에는 로우(LOW)로 데이터를 출력하는 제 1 내지 4 EX-NOR 게이트(Exclusive-NOR Gate)(21, 22, 23, 24)와 상기 제 1 내지 제4 EX-NOR 게이트(21,22,23,24)의 출력값을 입력받아 최종적으로 엔코더(Encoder)의 이상유무를 로우(LOW) 또는 하이(HIGH)로 출력하는 오아 게이트(OR Gate)(30)로 이루어져 있으며, 본 회로를 엔코더를 이용하여 속도피드백을 받는 시스템에 적용함으로써, 엔코더 출력의 이상여부를 판단할 수 있다.
Description
본 발명은 엔코더(Encoder)의 단선 및 단락 감지 회로에 관한 것으로, 보다 상세하게는 엔코더(Encoder)의 상출력이 일정한 위상차를 가지고 있음을 이용하여 한 개의 상은 플립-플롭(flip-flop)의 클럭 펄스로 사용하고 다른 한 개의 상은 입력 데이터로 사용한 엔코더(Encoder)의 단선 및 단락 감지 회로에 관한 것이다.
일반적으로 엘리베이터 모터의 속도를 제어하기 위하여 엔코더를 사용하고 있으며, 현재 사용되고 있는 엔코더의 단선 및 단락 감지 회로 방식은 주로 아날로그 회로로 구성되어 있다.
그러나, 이러한 종래의 아날로그 회로 방식은 피엘디(PLD: Programmable Logic Device) 소자를 이용하여 집적화 하는 설계에는 적합하지 못하여 회로를 소형화 할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기한 바와 같은 종래의 아날로그 회로를 개선하기 위하여 안출된 것으로, 종래 아날로그 회로로 구현된 단선 및 단락 감지회로를 디지탈 회로로 구현함으로써 소형화 및 집적화가 가능하도록 한 엔코더의 단선 및 단락감지회로를 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따르면, 위상차를 가진 펄스열을 출력시키는 제 1 및 제 2펄스발생기와, 상기 제 1 및 제 2펄스발생기에서 출력된 위상차가 있는 펄스열을 각각 입력받아 출력단(Q)을 통해 소정의 펄스열을 출력하는 제 1 내지 제 4 플립-플롭(flip-flop)과, 제 3과 제 4플립-플롭(flip-flop)과 클럭단자(CK)와 각각 연결되는 제 1 및 제 2 펄스발생기 사이에 설치되어 입력되는 펄스열을 역으로 바꾸는 제 1 및 제 2 인버터(Inverter)와, 상기 제 1∼4플립-플롭(flip-flop)의 출력 데이터를 입력 데이터로 사용하여 엔코더(Encoder)에 이상이 있을 경우에는 하이(HIGH)로 데이터를 출력하고, 엔코더(Encoder)에 이상이 없을 경우에는 로우(LOW)로 데이터를 출력하는 제 1 내지 제 4 EX-NOR 게이트(Exclusive-NOR Gate)와, 상기 제 1 내지 제 4 EX-NOR 게이트의 출력값을 입력받아 최종적으로 엔코더(Encoder)의 이상유무를 로우(LOW) 또는 하이(HIGH)로 출력하는 오아 게이트(OR Gate)로 구성된 엔코더(Encoder)의 단선 및 단락 감지 회로가 제공된다.
상기한 본 발명에 따른 단선 및 단락감지회로는 엔코더(Encoder)를 사용하여 속도피드백을 받아 모터를 제어하는 시스템에 적용하여 엔코더(Encoder) 출력의 이상여부를 판단하는데 활용할 수 있다.
도 1은 본 발명에 따른 엔코더(Encoder)의 단선 및 단락 감지 회로의 회로
구성도이고,
도 2a는 펄스발생기의 출력펄스가 단선된 상태의 타임 차트(Time Chart),
도 2b는 펄스발생기의 출력펄스가 단락된 상태의 타임 차트(Time Chart)이
다.
* 도면의 주요부분에 대한 부호의 설명 *
2: 제 1펄스발생기, 4: 제 2펄스발생기,
6, 8: 제 1 및 제 2 인버터(Inverter),
11, 12, 13, 14: 제 1 내지 제 4 플립-플롭(flip-flop),
21, 22, 23, 24: 제 1 내지 제 4 배타적 부정논리합게이트(Exclusive-NOR
Gate),
30: 오아 게이트(OR Gate), 40: 제 3 펄스발생기.
이하, 본 발명에 따른 엔코더의 단선 및 단락감지회로에 대하여 첨부도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 엔코더(Encoder)의 단선 및 단락 감지 회로의 회로 구성을 나타낸 도면으로서, 이에 도시한 바와 같이, 단선 및 단락 감지회로는 입력으로서 엔코더(Encoder)의 상출력이 일정한 위상차를 가지고 있음을 이용한 것에 특징이 있다.
도면에서 2는 제 1펄스발생기이고, 4는 제 2펄스발생기로서 각각은 위상차를 가진 제 1 펄스열(A) 및 제 2 펄스열(B)을 발생시킨다.
11,12,13,14는 제 1 내지 제 4 플립-플롭(flip-flop)으로서, 상기 제 1 및 제 4 플립-플롭(11,14)의 D입력단자와 상기 제 2 및 제 3 플립-플롭(12,13)의 클럭단자는 상기 제 1 펄스발생기의 출력단과 전기적으로 연결되어 있다. 또한 상기 제 1 및 제 4 플립-플롭(11,14)의 클럭단자와 상기 제 2 및 제 3 플립-플롭(12,13)의 D입력단자는 상기 제 2 펄스발생기의 출력단과 전기적으로 연결되어있다. 한편, 제 3 플립-플롭(13)과 제 1 펄스발생기(2)사이와, 제 4 플롭-플롭(14)과 제 2 펄스발생기(4)의 사이에는 제 1 및 제 2 인버터(6,8)가 각각 설치되어있다.
21, 22, 23, 24는 제 1 내지 제 4 배타적 부정논리합 게이트(Exclusive- NOR gate: 이하 EX-NOR게이트라 칭함)로서, 제 1 EX-NOR게이트(21)의 두개의 입력단은 상기 제 1 및 제 2 플립-플롭(11,12)의 출력단(Q)과 전기적으로 연결되어있고, 제 2 EX-NOR게이트(22)의 두개의 입력단은 상기 제 2 및 제 3 플립-플롭(12,13)의 출력단(Q)과 전기적으로 연결되어있고, 제 3 EX-NOR게이트(23)의 두개의 입력단은 상기 제 3 및 제 4 플립-플롭(13,14)의 출력단(Q)과 전기적으로 연결되어있고, 또한 제 4 EX-NOR게이트(24)의 두개의 입력단은 상기 제 4 및 제 1 플립-플롭(14,11)의 출력단(Q)과 전기적으로 연결되어있다.
30은 오아 게이트(OR gate)로서, 그의 입력단은 상기 제 1 내지 제 4 EX-NOR 게이트(21,22,23,24)의 출력단과 전기적으로 연결되어있다.
40은 제 3 펄스발생기로서, 상기 오아 게이트(30)의 출력단과 전기적으로 연결되어 제 3 펄스열(C)을 발생한다.
이하, 상기와 같이 구성된 엔코더의 단선 및 단락 감지회로의 작용효과를 설명한다.
먼저 제 1 및 제 2 펄스발생기(2,4)로부터 위상차가 있는 제 1 펄스열(A) 및 제 2 펄스열(B)이 출력된다.
상기 제 1 및 2펄스발생기(2,4)에서 출력되는 제 1 및 제 2 펄스열(A, B)을 입력받은 각각의 플립-플롭(flip-flop)(10, 12, 14, 16)은 서로 위상차가 있는 펄스열을 입력받아 내부적으로 처리하여 출력단(Q)을 통해 펄스열을 출력하게 된다.
상기 제 1 내지 제 4플립-플롭(flip-flop)(10, 12, 14, 16)의 출력값(Q)은 엔코더(Encoder)가 정상이라면 상기 제 1 및 제 2 인버터(6,8)의 작용에 의하여 제 1플립-플롭(flip-flop)(11)의 출력값과 제 4플립-플롭(flip-flop)(14)의 출력값이 반대가 되고, 또한 제 2플립-플롭(flip-flop)(12)의 출력값과 제 3플립-플롭(flip-flop)(13)의 출력값이 반대가 된다.
따라서, 제 1 내지 제 4 플립-플롭(flip-flop)(11, 12, 13, 14)들의 출력값들은 제 1 내지 제 4 EX-NOR 게이트(20, 22, 24, 26)에 연결되어 있으므로 두 플립-플롭(flip-flop)(11, 14 또는 12, 13)의 출력값이 서로 다를 경우 즉, 엔코더(Encoder)가 정상인 경우에는 로우(LOW)로 출력이 되고, 두 플립-플롭(flip-flop)(11, 14 또는 12, 13)의 출력값이 서로 같을 경우 즉, 엔코더(Encoder)에 이상이 있을 경우에는 하이(HIGH)로 출력이 된다.
또한, 상기 제 1 내지 제 4 EX-NOR 게이트(21, 22, 23, 24)들의 출력값들은 오아 게이트(OR Gate)(30)의 입력 데이터로 연결이 되어 있으므로 엔코더(Encoder)가 정상이라면 최종적으로 오아 게이트(OR Gate)(30)의 제 3 펄스 발생부(40)의 값(C)은 로우(LOW)로 출력이 되고, 엔코더(Encoder)에 이상이 있을 경우에는 상기 제 3 펄발생부(40)의 값(C)이 하이(HIGH)로 출력이 되어 엔코더(Encoder)의 이상유무를 판별할 수 있게 된다.
도 2a 및 도 2 b에서의 타임 차트에 도시한 바와 같이, 제 2펄스발생기에서 출력되는 펄스열이 단선으로 인하여 로우(LOW)가 계속 입력될 때의 타임 차트(Time Chart)와 제 2펄스발생기에서 출력되는 펄스열이 단락으로 하이(HIGH)가 계속 입력될 때의 타임 차트(Time Chart)를 통하여 엔코더의 단선 및 단락을 감지해 낼 수 있는 것이다.
상기에서 설명한 바와 같이 본 발명에 따른 엔코더의 단선 및 단락 감지회로에 의하면, 위상차를 갖는 펄스열을 발생시켜서 감지회로를 통하여 펄스열의 하이 및 로우상태를 판별하여 엔코더의 단선 및 단락을 용이하게 감지해 낼 수 있는 효과가 있고, 피엘디(PLD: Programmable Logic Device) 소자를 이용하여 집적화 할 수 있는 효과가 있으며, 특히 본 발명에 따른 감지회로를 엔코더(Encoder)를 이용하여 속도피드백을 받는 시스템에 적용하여 엔코더(Encoder) 출력의 이상여부를 판단할 수 있는 효과가 있는 유용한 발명인 것이다.
Claims (1)
- 엔코더(Encoder)의 단선 및 단락 감지할 수 있는 디지털 회로에 있어서,위상차를 가진 펄스열을 출력시키는 제 1 및 제 2펄스발생기(2,4)와,상기 제 1 및 제 2펄스발생기(2,4)에서 출력된 위상차가 있는 펄스열을 각각 입력받아 출력단(Q)을 통해 소정의 펄스열을 출력하는 제 1 내지 제 4플립-플롭(flip-flop)(11, 12, 13, 14)과,제 3과 제 4플립-플롭(flip-flop)(13, 14)과 클럭단자(CK)와 각각 연결되는 제 1 및 제 2 펄스발생기(2,4)사이에 설치되어 입력되는 펄스열을 역으로 바꾸는 제 1 및 제 2 인버터(Inverter)(6, 8)와,상기 제 1 내지 제 4 플립-플롭(flip-flop)(11, 12, 13, 14)의 출력 데이터를 입력 데이터로 사용하여 엔코더(Encoder)에 이상이 있을 경우에는 하이(HIGH)로 데이터를 출력하고, 엔코더(Encoder)에 이상이 없을 경우에는 로우(LOW)로 데이터를 출력하는 제 1 내지 제 4 EX-NOR 게이트(Exclusive-NOR Gate)(21, 22, 23, 24)와,상기 제 1 내지 제 4 EX-NOR 게이트(21,22,23,24)의 출력값을 입력받아 최종적으로 엔코더(Encoder)의 이상유무를 로우(LOW) 또는 하이(HIGH)로 출력하는 오아 게이트(OR Gate)(30)로 구성된 것을 특징으로 하는 엔코더(Encoder)의 단선 및 단락 감지 회로.
Priority Applications (1)
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| KR1019980042485A KR100272698B1 (ko) | 1998-10-12 | 1998-10-12 | 엔코더(encoder)의 단선 및 단락 감지 회로 |
Applications Claiming Priority (1)
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| KR1019980042485A KR100272698B1 (ko) | 1998-10-12 | 1998-10-12 | 엔코더(encoder)의 단선 및 단락 감지 회로 |
Publications (2)
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|---|---|
| KR20000025406A true KR20000025406A (ko) | 2000-05-06 |
| KR100272698B1 KR100272698B1 (ko) | 2000-11-15 |
Family
ID=19553655
Family Applications (1)
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| KR1019980042485A KR100272698B1 (ko) | 1998-10-12 | 1998-10-12 | 엔코더(encoder)의 단선 및 단락 감지 회로 |
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Cited By (1)
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|---|---|---|---|---|
| CN103152016A (zh) * | 2012-12-21 | 2013-06-12 | 贵州航天凯山石油仪器有限公司 | 光电编码电路输出信号整形方法及电路 |
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1998
- 1998-10-12 KR KR1019980042485A patent/KR100272698B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| CN103152016A (zh) * | 2012-12-21 | 2013-06-12 | 贵州航天凯山石油仪器有限公司 | 光电编码电路输出信号整形方法及电路 |
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