KR20000025382A - Piled semiconductor package - Google Patents
Piled semiconductor package Download PDFInfo
- Publication number
- KR20000025382A KR20000025382A KR1019980042427A KR19980042427A KR20000025382A KR 20000025382 A KR20000025382 A KR 20000025382A KR 1019980042427 A KR1019980042427 A KR 1019980042427A KR 19980042427 A KR19980042427 A KR 19980042427A KR 20000025382 A KR20000025382 A KR 20000025382A
- Authority
- KR
- South Korea
- Prior art keywords
- heat sink
- pcb
- semiconductor chip
- package
- attached
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
Description
본 발명은 적층형 반도체 패키지에 관한 것으로, 특히 열방출이 용이하도록 함과 아울러 적층 가능하도록 하여 패키지를 고집적화할 수 있는 적층형 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stacked semiconductor package, and more particularly, to a stacked semiconductor package capable of easily dissipating heat and stacking a package so that the package can be highly integrated.
일반적으로 볼 그리드 어레이 패키지(이하, 비지에이 패키지로 통칭함)는 주어진 면적에서 다금속핀을 실현할 수 있기 때문에 널리 사용되고 있는데, 이와 같은 비지에이 패키지는 칩 패드와 연결되는 패키지의 전기적 연결 단자로 솔더볼을 패키지의 실장면에 배열, 부착한 것으로, 외부 단자의 길이가 짧아서 외부 충격으로부터 휨 발생이 방지되고, 전기적인 신호의 전달이 용이하며, 아울러 패키지를 실장시 노(Furnace)에서 일시에 리플로우(Reflow)시켜서 실장함으로써 실장 시간이 단축되는 장점이 있다.In general, ball grid array packages (hereinafter referred to as BG packages) are widely used because they can realize multimetal pins in a given area. These BG packages use solder balls as electrical connection terminals of packages connected to chip pads. Arranged and attached to the mounting surface of the package, the short length of the external terminal prevents warping from external impact, facilitates the transmission of electrical signals, and reflows the package in a furnace at a time. It is advantageous to shorten the mounting time by reflowing and mounting.
종래의 비지에이 패키지는 도 2f에 도시한 바와 같이, 반도체 칩(3)에서 발생하는 고열을 외부로 방열시키는 히트 싱크(1)와, 이 히트 싱크(1)의 상면에 접착제로 부착되는 피시비(2)와, 이 피시비(2)의 중앙에 부착되는 반도체 칩(3)과, 이 반도체 칩(3)과 상기 피시비(2)의 상면에 형성된 랜드(2b)를 전기적으로 연결하는 금속 와이어(4)와, 상기 반도체 칩(3) 및 금속 와이어(4)를 보호하기 위해 그 외부에 에폭시 액상 수지를 밀봉하여 이루어지는 밀봉부(5)와, 상기 피시비(2)의 상면에 형성된 랜드(2a)에 부착되는 외부 연결단자(6)로 구성된다.As shown in FIG. 2F, a conventional BG package includes a heat sink 1 for dissipating high heat generated in the semiconductor chip 3 to the outside, and a PCB attached to an upper surface of the heat sink 1 with an adhesive ( 2), the semiconductor chip 3 attached to the center of the PCB 2, and the metal wire 4 electrically connecting the semiconductor chip 3 and the land 2b formed on the upper surface of the PCB 2; ), A sealing portion 5 formed by sealing an epoxy liquid resin on the outside thereof to protect the semiconductor chip 3 and the metal wire 4, and a land 2a formed on the upper surface of the PCB 2; It consists of an external connection terminal 6 to be attached.
이때, 상기 피시비(2)의 중앙에는 장방형의 칩 안착홀(2a)을 관통 형성하여 반도체 칩(3)을 상기 히트 싱크(1)에 밀착되도록 부착함으로써 반도체 칩(3)에서 발생하는 고열을 효과적으로 방열시키게 된다.At this time, a rectangular chip seating hole 2a is formed in the center of the PCB 2 to attach the semiconductor chip 3 to be in close contact with the heat sink 1, thereby effectively preventing the high heat generated from the semiconductor chip 3. Heat dissipation.
이와 같은 비지에이 패키지는 도 2a와 같이 스트립 상태의 히트 싱크(1)의 상면에 수개의 피시비(2)를 비전도성 접착제(미도시)를 이용하여 부착하고, 도 2b와 같이 상기 각 피시비(2)의 중앙에 형성된 칩 안착홀(2b)을 통해 상기 히트 싱크(1)에 반도체 칩(3)을 부착하는 다이본딩(Die Bonding)공정을 진행한다.In this visual package, several PCBs 2 are attached to the upper surface of the heat sink 1 in a strip state as shown in FIG. 2A by using a non-conductive adhesive (not shown). The die bonding process of attaching the semiconductor chip 3 to the heat sink 1 is performed through the chip seating hole 2b formed at the center of the c).
그후, 도 2c와 같이 상기 피시비(2)의 상면에 형성되어 이후에 솔더볼이 부착되는 랜드(2a)와 반도체 칩(3)의 칩패드(미도시)를 금속 와이어(4)로 연결하는 와이어본딩(Wire Bonding)공정을 진행하고, 도 2d와 같이 상기 반도체 칩(3) 및 금속 와이어(4)를 보호하기 위해 그 외부를 액상 수지로 밀봉하는 밀봉(Encapsulation)공정을 진행하며, 도 2e와 같이 상기 피시비(2)의 상면에 형성된 각각의 랜드(2a)에 외부 연결단자를 이루는 솔더볼(6)을 부착하는 볼 마운팅(Ball Mounting)공정을 진행하고, 이와 같이 제조된 패키지를 단품으로 만들기 위한 싱글레이션(Singulation)공정을 진행하여 제조된다.Thereafter, as shown in FIG. 2C, wire bonding is formed on the upper surface of the PCB 2 to connect the land 2a to which the solder balls are attached and the chip pad (not shown) of the semiconductor chip 3 with a metal wire 4. (Wire Bonding) process, and the encapsulation process for sealing the outside with a liquid resin in order to protect the semiconductor chip 3 and the metal wire 4 as shown in Figure 2d, as shown in Figure 2e The ball mounting process of attaching the solder ball 6 forming an external connection terminal to each land (2a) formed on the upper surface of the PCB 2 (Ball Mounting) process, and the single package for making the package manufactured as described above It is manufactured by going through a singulation process.
그러나, 상기와 같이 제조된 볼 그리드 어레이 패키지는 2개 이상의 단일 제품의 적층이 불가능하여 패키지의 고집적화를 이루는데 한계가 발생하는 문제점이 있었다.However, the ball grid array package manufactured as described above has a problem in that stacking of two or more single products is impossible and thus a limitation occurs in achieving high integration of the package.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 수개의 단품 패키지를 적층 가능하도록 함으로써 패키지의 고집적화에 기여할 수 있는 적층형 반도체 패키지를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide a stacked semiconductor package that can contribute to high integration of packages by allowing stacking of several single packages.
도 1은 종래 기술에 의한 서브스트레이트의 구조를 보인 평면도.1 is a plan view showing the structure of the substrate according to the prior art.
도 2a는 도 1의 "A-A"선을 보인 단면도.FIG. 2A is a cross-sectional view taken along the line “A-A” of FIG. 1.
도 2b 내지 도 2f는 종래 기술에 의한 반도체 패키지의 제조과정을 순차적으로 보인 단면도.2b to 2f are cross-sectional views sequentially illustrating a manufacturing process of a semiconductor package according to the prior art.
도 3은 본 발명에 의한 서브스트레이트를 이루는 피시비를 보인 평면도.3 is a plan view showing a PCB forming a substrate according to the present invention.
도 4a는 도 3의 "B-B"선을 보인 단면도.4A is a sectional view taken along the line “B-B” of FIG. 3.
도 4b는 도 3의 "C-C"선을 보인 단면도.4B is a sectional view taken along the line "C-C" in FIG.
도 5는 본 발명에 의한 서브스트레이트를 이루는 히트 싱크를 보인 평면도.5 is a plan view showing a heat sink forming a substrate according to the present invention;
도 6a는 도 5의 "D-D"선을 보인 단면도.FIG. 6A is a sectional view taken along the line “D-D” of FIG. 5.
도 6b는 도 5의 "E-E"선을 보인 단면도.FIG. 6B is a sectional view taken along the line “E-E” of FIG. 5.
도 7a 내지 도 7f는 본 발명에 의한 패키지 제조공정을 보인 단면도.7a to 7f are cross-sectional views showing a package manufacturing process according to the present invention.
도 8은 단품으로 된 각각의 패키지가 적층된 상태를 보인 단면도.8 is a cross-sectional view showing a state in which each package of a single product is stacked.
도 9a 내지 도 9e는 본 발명의 응용된 적층구조를 보인 단면도.9a to 9e are cross-sectional views showing the applied laminated structure of the present invention.
** 도면의 주요부분에 대한 부호의 설명 **** Explanation of symbols for main parts of drawings **
11 ; 히트 싱크 11a ; 비아홀11; Heat sink 11a; Via Hole
12 ; 피시비 12a ; 랜드12; PCB ratio 12a; rand
12b ; 비아홀 12c ; 칩 안착홀12b; Via hole 12c; Chip seating hole
13 ; 반도체 칩 14 ; 와이어13; Semiconductor chip 14; wire
15 ; 밀봉부 16 ; 외부 연결단자15; Seal 16; External connector
A ; 비전도성 접착제 I ; 절연 물질A; Nonconductive adhesive I; Insulation material
S ; 솔더 페이스트S; Solder paste
상기와 같은 본 발명의 목적을 달성하기 위하여 절연 물질이 도포된 비아홀이 일정 간격을 두고 다수개 관통 형성된 히트 싱크와, 이 히트 싱크의 상면에 비전도성 접착제로 부착되며 상기 히트 싱크의 비아홀과 동일 위치에 비아홀이 형성된 피시비와, 이 피시비의 중앙에 형성된 칩 안착홀을 통해 상기 히트 싱크에 부착되는 반도체 칩과, 이 반도체 칩과 상기 피시비의 상면에 형성된 랜드를 전기적으로 연결하는 금속 와이어와, 상기 반도체 칩 및 금속 와이어를 보호하기 위해 그 외부에 에폭시 액상 수지를 밀봉하여 이루어지는 밀봉부와, 전도성의 솔더 페이스트가 채워진 상기 비아홀의 상면 또는 하면에 부착되는 외부 연결단자로 구성되는 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.In order to achieve the object of the present invention as described above, a plurality of via holes coated with an insulating material are formed through a plurality of spaced intervals, and a non-conductive adhesive is attached to the upper surface of the heat sink and is the same as the via holes of the heat sink. A semiconductor having a via hole formed therein, a semiconductor chip attached to the heat sink through a chip seating hole formed at the center of the PCB, a metal wire electrically connecting the semiconductor chip and a land formed on an upper surface of the PCB, and the semiconductor A laminated semiconductor package comprising a sealing portion formed by sealing an epoxy liquid resin on the outside of the chip and a metal wire to protect the chip and the metal wire, and an external connection terminal attached to an upper surface or a lower surface of the via hole filled with a conductive solder paste. To provide.
이하, 본 발명에 의한 적층형 반도체 패키지를 첨부도면에 도시한 실시예에 따라 설명하면 다음과 같다.Hereinafter, the multilayer semiconductor package according to the present invention will be described according to the embodiment shown in the accompanying drawings.
본 발명에 의한 반도체 패키지는 도 7f에 도시한 바와 같이, 절연 물질(I)이 도포된 수개의 비아홀(11a)이 관통 형성된 히트 싱크(11)와, 이 히트 싱크(11)의 상면에 비전도성 접착제로 부착되며 상기 히트싱크(11)에 형성된 비아홀(11a)과 동일 위치에 수개의 비아홀(12b)이 형성된 랜드(12a)를 구비함과 아울러 중앙에는 칩 안착홀(12c)이 형성된 피시비(12)와, 이 피시비(12)의 칩 안착홀(12c)을 통해 히트 싱크(11)에 부착되는 반도체 칩(13)과, 이 반도체 칩(13)과 상기 피시비(12)의 상면에 형성된 랜드(12a)를 전기적으로 연결하는 금속 와이어(14)와, 상기 반도체 칩(13) 및 금속 와이어(14)를 보호하기 위해 그 외부에 에폭시 액상 수지를 밀봉하여 이루어지는 밀봉부(15)와, 전도성의 솔더 페이스트(S)가 채워진 상기 비아홀(11b)의 상면에 부착되는 외부 연결단자(16)로 구성된다.As illustrated in FIG. 7F, the semiconductor package according to the present invention includes a heat sink 11 through which several via holes 11 a coated with insulating material I, and a non-conductive surface on the top surface of the heat sink 11. A PCB 12 having a land 12a attached to an adhesive and having a plurality of via holes 12b formed at the same position as a via hole 11a formed in the heat sink 11 and having a chip seating hole 12c formed at the center thereof is formed. ), A semiconductor chip 13 attached to the heat sink 11 through the chip seating hole 12c of the PCB 12, and lands formed on the semiconductor chip 13 and an upper surface of the PCB 12. A metal wire 14 electrically connecting the 12a), a sealing part 15 formed by sealing an epoxy liquid resin on the outside thereof to protect the semiconductor chip 13 and the metal wire 14, and a conductive solder It is composed of an external connection terminal 16 attached to the upper surface of the via hole 11b filled with the paste S. .
상기 외부 연결단자는 솔더볼로 이루어진다.The external connection terminal is made of a solder ball.
상기와 같은 패키지를 제조하는 방법을 설명하면 다음과 같다.A method of manufacturing the package as described above is as follows.
우선, 도 3내지 도 4b와 같이 피시비(12)의 상면에 형성된 다수개의 랜드(12a)에 각각 비아홀(12b)을 관통 형성하고, 도 5 내지 도 6b와 같이 히트 싱크(11)에 상기 피시비(12)의 랜드(12a)에 형성된 비아홀(12b)과 동일한 위치에 비아홀(11a)을 형성한다.First, via holes 12b are formed through the plurality of lands 12a formed on the upper surface of the PCB 12 as shown in FIGS. 3 to 4B, respectively, and the PCBs are formed on the heat sink 11 as shown in FIGS. The via hole 11a is formed at the same position as the via hole 12b formed in the land 12a of 12.
그리고 도 7a와 같이 상기 비아홀(11a)에 절연 물질(I)을 도포하고, 도 7b 도시한 바와 같이 상기 피시비(12)와 히트 싱크(11)에 형성된 각각의 비아홀(12b)(11a)을 일치시키도록 위치한 후 비전도성 접착제(A)를 이용하여 부착하고, 상기 각각의 비아홀(12b)(11a)에 전도성 물질을 채워 넣어 상하면이 전기적으로 통전될 수 있도록 함으로써 서브스트레이트의 제조를 완료한다.7A, the insulating material I is applied to the via holes 11a, and the vias 12b and 11a formed in the PCB 12 and the heat sink 11 are aligned with each other as illustrated in FIG. 7B. After it is positioned so as to be attached using a non-conductive adhesive (A), by filling a conductive material in each of the via holes (12b) (11a) to complete the manufacture of the substrate by allowing the upper and lower surfaces to be electrically energized.
그후, 도 7c와 같이 상기 피시비(12)의 중앙에 형성된 칩 안착홀(12c)을 통해 히트 싱크(11)의 상면에 반도체 칩(13)을 부착하는 다이본딩(Die Bonding)공정을 진행하고, 도 7d와 같이 상기 피시비(12)의 상면에 형성된 랜드(12a)와 반도체 칩(13)의 칩패드(미도시)를 금속 와이어(14)로 연결하는 와이어본딩(Wire Bonding)공정을 진행하며, 도 7e와 같이 상기 반도체 칩(13) 및 금속 와이어(14)를 보호하기 위해 그 외부를 액상 수지로 밀봉하는 밀봉(Encapsulation)공정을 진행하고, 도 7f와 같이 상기 피시비(12)의 상면에 형성된 각각의 랜드(12a)에 외부 연결단자를 이루는 솔더볼(16)을 부착하는 볼 마운팅(Ball Mounting)공정을 진행하고, 이와 같이 제조된 패키지를 단품으로 만들기 위한 싱글레이션(Singulation)공정을 진행한다.Thereafter, as illustrated in FIG. 7C, a die bonding process of attaching the semiconductor chip 13 to the top surface of the heat sink 11 through the chip seating hole 12c formed in the center of the PCB 12 is performed. As shown in FIG. 7D, a wire bonding process of connecting the land 12a formed on the upper surface of the PCB 12 and the chip pad (not shown) of the semiconductor chip 13 with the metal wire 14 is performed. In order to protect the semiconductor chip 13 and the metal wire 14 as shown in FIG. 7E, an encapsulation process of sealing the outside with a liquid resin is performed. A ball mounting process of attaching solder balls 16 forming external connection terminals to each land 12a is performed, and a singulation process for making the package manufactured as described above is performed separately.
이와 같이 제조된 각각의 단품 패키지는 도 8 내지 도 9c에 도시한 바와 같이, 상기 전도성 물질인 솔더 페이스트(S)가 채워진 수개의 비아홀(12b)(11a)의 상면 또는 저면에 외부 연결단자를 이루는 솔더볼(16)을 부착하여 주어진 면적 내에서 최대한 적층할 수 있으므로 패키지의 고집적화에 기여하게 된다.Each one-piece package manufactured as described above forms an external connection terminal on the top or bottom surface of several via holes 12b and 11a filled with the solder paste S as the conductive material, as shown in FIGS. 8 to 9C. By attaching the solder ball 16 can be laminated as much as possible within the given area contributes to the high integration of the package.
한편, 도 9d 내지 도 9e에 도시한 바와 같이 상기 피시비(12) 및 히트 싱크(11)에 각각 형성되어 상호 대응되도록 위치된 비아홀(12b)(11a)에 금속핀(P)을 관통하여 외부 연결단자로 이용할 수도 있다.Meanwhile, as shown in FIGS. 9D to 9E, external connection terminals are formed through the metal pins P through the via holes 12b and 11a respectively formed in the PCB 12 and the heat sink 11 and positioned to correspond to each other. Can also be used as.
이상에서 설명한 바와 같이, 본 발명에 의한 적층형 비지에이 패키지는 수개의 단품 패키지를 적층 가능하도록 함으로써 패키지의 고집적화에 기여할 수 있을 뿐만 아니라, 솔더볼과 금속핀을 모두 외부 연결단자로 적용할 수 있으므로 상황에 따라 패키지의 형태를 변경하여 제조할 수 있다.As described above, the stackable BI package according to the present invention can not only contribute to high integration of the package by stacking several single packages, but also solder balls and metal pins can be applied as external connection terminals. It can be manufactured by changing the shape of the package.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980042427A KR20000025382A (en) | 1998-10-10 | 1998-10-10 | Piled semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980042427A KR20000025382A (en) | 1998-10-10 | 1998-10-10 | Piled semiconductor package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000025382A true KR20000025382A (en) | 2000-05-06 |
Family
ID=19553629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980042427A KR20000025382A (en) | 1998-10-10 | 1998-10-10 | Piled semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000025382A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030042819A (en) * | 2001-11-24 | 2003-06-02 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor Package, Stack Package the same & manufacture method the Packages |
| KR20040045696A (en) * | 2002-11-25 | 2004-06-02 | 주식회사 하이닉스반도체 | method for fabricating semiconductor package |
| KR20040069788A (en) * | 2003-01-30 | 2004-08-06 | 아남반도체 주식회사 | Structure of epitaxy package in module |
| KR100763961B1 (en) * | 2001-05-14 | 2007-10-05 | 삼성테크윈 주식회사 | TBGA semiconductor package and the fabrication method of the same |
-
1998
- 1998-10-10 KR KR1019980042427A patent/KR20000025382A/en not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763961B1 (en) * | 2001-05-14 | 2007-10-05 | 삼성테크윈 주식회사 | TBGA semiconductor package and the fabrication method of the same |
| KR20030042819A (en) * | 2001-11-24 | 2003-06-02 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor Package, Stack Package the same & manufacture method the Packages |
| KR20040045696A (en) * | 2002-11-25 | 2004-06-02 | 주식회사 하이닉스반도체 | method for fabricating semiconductor package |
| KR20040069788A (en) * | 2003-01-30 | 2004-08-06 | 아남반도체 주식회사 | Structure of epitaxy package in module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7411281B2 (en) | Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same | |
| US6037665A (en) | Mounting assembly of integrated circuit device and method for production thereof | |
| US7550857B1 (en) | Stacked redistribution layer (RDL) die assembly package | |
| US8623753B1 (en) | Stackable protruding via package and method | |
| US7656031B2 (en) | Stackable semiconductor package having metal pin within through hole of package | |
| US10681801B2 (en) | Mounting assembly with a heatsink | |
| JPH11297889A (en) | Semiconductor package, mounting board and mounting method by use of them | |
| KR19990025444A (en) | Semiconductor substrate, stacked semiconductor package, and method of manufacturing the same | |
| US9754870B2 (en) | Compound carrier board structure of flip-chip chip-scale package and manufacturing method thereof | |
| US8300423B1 (en) | Stackable treated via package and method | |
| KR19990047010A (en) | Semiconductor Package Substrate, Land Grid Array Semiconductor Package Using the Substrate and Method of Manufacturing The Same | |
| US5107329A (en) | Pin-grid array semiconductor device | |
| JP2002261204A (en) | Interposer board and electronic component body having the same | |
| US6320249B1 (en) | Multiple line grids incorporating therein circuit elements | |
| US20100327452A1 (en) | Mounting structure and method of manufacturing the same | |
| JP2006228897A (en) | Semiconductor device | |
| KR20000025382A (en) | Piled semiconductor package | |
| JP3450477B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3394479B2 (en) | Semiconductor device | |
| CN220692001U (en) | Mixed type embedded semiconductor packaging structure | |
| KR200231862Y1 (en) | Semiconductor package | |
| US20220328394A1 (en) | Three-dimensional pad structure and interconnection structure for electronic devices | |
| KR20050073678A (en) | Method for manufacturing bga type package | |
| KR19990065599A (en) | Semiconductor package, manufacturing method thereof and lamination method | |
| KR20070019359A (en) | Two sided mount type substrate having window for encapsulating and method for manufacturing a multi-chip package using the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |