KR20000025314A - Method for forming gate electrode of semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고속 동작의 메모리 소자에 적용할 수 있도록 열적 안정성과 저저항 특성을 향상시킨 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a gate electrode of a semiconductor device having improved thermal stability and low resistance to be applied to a high speed memory device.
일반적으로 DRAM 등의 디자인 룰이 감소하는 것에 따라 폴리 실리콘등과 같은 비저항이 높은 물질을 게이트 전극으로 사용하는 것은 여러 측면에서 바람직하지 못하게 되었다.In general, as the design rules of DRAM and the like decrease, the use of materials having high resistivity, such as polysilicon, as the gate electrode has become undesirable in many aspects.
이러한 제약을 극복하기 위하여 게이트 전극의 비저항을 낮추기 위한 연구가 많이 진행되어 왔다.In order to overcome this limitation, much research has been conducted to lower the specific resistance of the gate electrode.
이러한 연구 결과로 제시된 것의 하나가 실리콘 산화막등과 같은 게이트 절연막과의 반응성이 작은 텅스텐 또는 몰리브덴 등과 같은 금속을 게이트 전극으로 사용하는 것이다.One of the results of this research is to use a metal such as tungsten or molybdenum, which has little reactivity with a gate insulating film such as a silicon oxide film, as the gate electrode.
다른 하나는 게이트 산화막상에 탄탈륨 실리사이드(TaSi2) 또는 몰리브덴 실리사이드(MoSi2)등과 같은 실리사이드를 증착하여 게이트 전극으로 사용하는 것이다.The other is to deposit a silicide such as tantalum silicide (TaSi 2 ) or molybdenum silicide (MoSi 2 ) on the gate oxide layer and use it as a gate electrode.
이와 같은 방법들은 게이트 산화막의 특성을 악화시키거나 게이트 전극 물질이 박리(Peeling)되는 등의 문제가 있다.Such methods have problems such as deterioration of the characteristics of the gate oxide layer or peeling of the gate electrode material.
그래서 또 다른 방법의 하나로 제시된 것이 고융점 금속과 실리사이드가 갖는 낮은 비저항의 특성을 가지면서 폴리 실리콘막의 안정성을 동시에 만족하는 폴리사이드를 게이트 전극으로 사용하는 것이다.Therefore, another method proposed is to use a polyside as a gate electrode that has the low specific resistance characteristics of the high melting point metal and the silicide and simultaneously satisfies the stability of the polysilicon film.
폴리사이드를 형성하는 방법으로는 살리사이드(Self-ALIgned siliCIDE)방법에 의해 형성하는 것과 CVD 또는 스퍼터링법으로 증착하여 형성하는 방법이 있다.As a method of forming a polyside, there are a method of forming by a salicide (Self-ALIgned siliCIDE) method and a method of depositing by a CVD or sputtering method.
이하, 첨부된 도면을 참고하여 종래 기술의 게이트 전극 형성 방법에 관하여 설명하면 다음과 같다.Hereinafter, a gate electrode forming method according to the related art will be described with reference to the accompanying drawings.
도 1a 내지 도 1g는 종래 기술의 게이트 전극 공정 단면도이다.1A-1G are cross-sectional views of a prior art gate electrode process.
먼저, 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 형성된 필드 산화막(2)에 의해 정의된 활성 영역에 열산화 공정으로 65Å 정도의 두께로 게이트 산화막(3)을 형성한다.First, as shown in FIG. 1A, the gate oxide film 3 is formed to a thickness of about 65 kV by a thermal oxidation process in the active region defined by the field oxide film 2 formed in the device isolation region of the semiconductor substrate 1.
그리고 도 1b에서와 같이, 상기 게이트 산화막(2)이 형성된 반도체 기판(1)의 전면에 LPCVD(Low Pressure Chemical Vapour Deposition)공정으로 도우프드 폴리 실리콘층(4)을 1000Å의 두께로 증착하고 HF 용액을 사용하여 세정 공정을 진행한다.As shown in FIG. 1B, the doped polysilicon layer 4 is deposited to a thickness of 1000 kPa by a low pressure chemical vapor deposition (LPCVD) process on the entire surface of the semiconductor substrate 1 on which the gate oxide film 2 is formed, and the HF solution. The cleaning process is carried out using.
이어, 도 1c에서와 같이, 세정이 끝난 도우프드 폴리 실리콘층(4)상에 50 ~ 100Å 두께의 메탈 나이트라이드층(WNx)(5)을 스퍼터링 공정으로 형성한다.Subsequently, as illustrated in FIG. 1C, a metal nitride layer (WN x ) 5 having a thickness of 50 to 100 μs is formed on the cleaned doped polysilicon layer 4 by a sputtering process.
그리고 도 1d에서와 같이, 베리어층으로 사용하기 위한 상기 메탈 나이트라이드층(5)상에 1000Å 정도의 두께로 텅스텐층(6)을 증착 형성한다.As shown in FIG. 1D, a tungsten layer 6 is deposited on the metal nitride layer 5 for use as a barrier layer with a thickness of about 1000 μs.
이어, 도 1e에서와 같이, 상기 텅스텐층(6)상에 2000Å 정도의 두께의 절연층(7)을 형성한다.Subsequently, as shown in FIG. 1E, an insulating layer 7 having a thickness of about 2000 μs is formed on the tungsten layer 6.
여기서, 절연층(7)은 게이트 전극 패터닝시의 보호 역할을 하는 캡 절연층이다.Here, the insulating layer 7 is a cap insulating layer that serves as a protection during gate electrode patterning.
그리고 도 1f에서와 같이, 상기 적층 형성된 절연층(7),텅스텐층(6),메탈 나이트라이드층(5),도우프드 폴리 실리콘층(4),게이트 산화막(3)을 선택적으로 식각하여 게이트 전극(8)을 형성한다.As shown in FIG. 1F, the laminated insulating layer 7, the tungsten layer 6, the metal nitride layer 5, the doped polysilicon layer 4, and the gate oxide layer 3 are selectively etched to form a gate. The electrode 8 is formed.
이와 같이 게이트 전극의 패터닝 공정이 끝나면 식각에 의한 손상을 복구하고 W/poly-Si 구조의 전극층을 만들기 위하여 800 ~ 950℃의 온도에서 2 ~ 60분간 선택적 산화(Selective Oxidation)를 실시한다.After the patterning process of the gate electrode is completed, selective oxidation is performed for 2 to 60 minutes at a temperature of 800 to 950 ° C. to recover the damage by etching and to make an electrode layer having a W / poly-Si structure.
이어, 도 1g에서와 같이, 패터닝된 게이트 전극(8)의 전면에 700Å의 두께로 절연층을 형성하고 에치백하여 게이트 측벽(9)을 형성한다.Subsequently, as shown in FIG. 1G, an insulating layer is formed on the front surface of the patterned gate electrode 8 to a thickness of 700 Å and etched back to form the gate sidewall 9.
종래 기술에서는 게이트 전극의 패터닝 공정이 끝나면 W/poly-Si 구조의 전극층을 만들기 위하여 800 ~ 950℃의 온도에서 2 ~ 60분간 선택적 산화(Selective Oxidation)를 실시하여 W/poly-Si 구조의 게이트 전극을 형성한다.In the prior art, when the gate electrode patterning process is completed, a gate electrode having a W / poly-Si structure is subjected to selective oxidation at a temperature of 800 to 950 ° C for 2 to 60 minutes to make an electrode layer having a W / poly-Si structure. To form.
이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법은 선택적 열산화 공정에서 확산 베리어층으로 사용되는 텅스텐 나이트라이드층의 파괴가 일어나 다음과 같은 문제를 일으킨다.In the gate electrode formation method of the semiconductor device of the prior art, the destruction of the tungsten nitride layer used as the diffusion barrier layer in the selective thermal oxidation process causes the following problems.
첫째, 텅스텐층과 폴리 실리콘층간의 확산 베리어로 사용되는 WNx가 후속되는 열처리 과정에서 텅스텐과 과잉 질소에 의해 분해되어 50 ~ 100Å의 두께로는 800℃이상의 후속 열처리 공정에서 파괴된다.First, WN x , which is used as a diffusion barrier between the tungsten layer and the polysilicon layer, is decomposed by tungsten and excess nitrogen in a subsequent heat treatment process and is destroyed in a subsequent heat treatment process of 800 ° C. or more at a thickness of 50 to 100 kPa.
이는 Si가 텅스텐 박막으로 확산되는 문제가 발생시켜 소자의 동작 특성을 저하시킨다.This causes a problem in that Si diffuses into the tungsten thin film, thereby degrading the operation characteristics of the device.
둘째, 600℃ 정도의 온도에서 텅스텐과 Si의 실리사이드 형성 반응이 일어나기 시작하여 800℃ 이상의 온도에서 발생하는 급격한 실리사이데이션(silicidation)을 억제하기 어렵다.Second, the silicide formation reaction of tungsten and Si starts to occur at a temperature of about 600 ° C., and it is difficult to suppress the sudden silicidation occurring at a temperature of 800 ° C. or more.
셋째, 확산 베리어가 파괴되어 형성되는 텅스텐 실리사이드층에 의해 게이트 저항의 급격한 증가 문제 그리고 GOI(Gate Oxide Integration)특성의 급격한 저하 문제가 발생한다.Third, the tungsten silicide layer formed by the destruction of the diffusion barrier causes a sudden increase in gate resistance and a sudden decrease in GOI (Gate Oxide Integration) characteristics.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법의 문제를 해결하기 위하여 안출한 것으로, 고속 동작의 메모리 소자에 적용할 수 있도록 열적 안정성과 저저항 특성을 향상시킨 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problem of the gate electrode formation method of the prior art semiconductor device, the gate electrode formation of the semiconductor device with improved thermal stability and low resistance characteristics to be applied to a high-speed memory device The purpose is to provide a method.
도 1a내지 도 1g는 종래 기술의 게이트 전극 공정 단면도1A-1G are cross-sectional views of a prior art gate electrode process
도 2a내지 도 2h는 본 발명에 따른 게이트 전극 공정 단면도2A-2H are cross-sectional views of a gate electrode process in accordance with the present invention.
도 3은 W/WNx/poly-Si 구조의 게이트 전극의 급속 열처리에 따른 면저항 특성 그래프3 is a graph of sheet resistance according to rapid heat treatment of a gate electrode of W / WN x / poly-Si structure
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21. 반도체 기판 22. 필드 산화막21. Semiconductor substrate 22. Field oxide film
23. 게이트 산화막 24. 도우프드 폴리 실리콘층23. Gate oxide 24. Doped polysilicon layer
25. 텅스텐 나이트라이드층 26. 텅스텐층25. Tungsten nitride layer 26. Tungsten layer
27. 절연층 28. 게이트 전극27. Insulation layer 28. Gate electrode
29. 게이트 측벽 30. Si-N 본딩층29. Gate sidewall 30. Si-N bonding layer
고속 동작의 메모리 소자에 적용할 수 있도록 열적 안정성과 저저항 특성을 향상시킨 본 발명의 반도체 소자의 게이트 전극 형성 방법은 반도체 기판의 필드 산화막에 의해 정의된 활성 영역에 게이트 산화막을 형성하고 전면에 도우프드 폴리 실리콘층을 형성하는 단계; 상기 도우프드 폴리 실리콘층의 표면에 Si-N 본딩층을 형성하고 텅스텐 나이트라이드층(WNx)과 텅스텐층을 형성하는 단계; N2와 NH3의 혼합 분위기에서 800 ~ 1000℃의 온도에서 10 ~ 60초간 급속 열처리하는 단계; 상기 텅스텐층상에 절연층을 형성하고 적층 형성된 텅스텐층,텅스텐 나이트라이드층,도우프드 폴리 실리콘층들을 선택적으로 식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method of forming a gate electrode of the semiconductor device of the present invention, which has improved thermal stability and low resistance to be applied to a high-speed memory device, a gate oxide film is formed on an active region defined by a field oxide film of a semiconductor substrate, and the front electrode is supported. Forming a pre-polysilicon layer; Forming a Si-N bonding layer on a surface of the doped polysilicon layer and forming a tungsten nitride layer (WN x ) and a tungsten layer; Rapid heat treatment for 10 to 60 seconds at a temperature of 800 to 1000 ° C. in a mixed atmosphere of N 2 and NH 3 ; Forming an insulating layer on the tungsten layer and selectively etching the tungsten layer, the tungsten nitride layer, and the doped polysilicon layer to form a gate electrode.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a gate electrode of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2h는 본 발명에 따른 게이트 전극 공정 단면도이고, 도 3은 W/WNx/poly-Si 구조의 게이트 전극의 급속 열처리에 따른 면저항 특성 그래프이다.2A to 2H are cross-sectional views of a gate electrode process according to the present invention, and FIG. 3 is a graph of sheet resistance characteristics according to rapid heat treatment of a gate electrode having a W / WN x / poly-Si structure.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 형성된 필드 산화막(22)에 의해 정의된 활성 영역에 열산화 공정으로 65Å 정도의 두께로 게이트 산화막(23)을 형성한다.First, as shown in FIG. 2A, the gate oxide film 23 is formed to a thickness of about 65 kV by a thermal oxidation process in the active region defined by the field oxide film 22 formed in the device isolation region of the semiconductor substrate 21.
그리고 도 2b에서와 같이, 상기 게이트 산화막(23)이 형성된 반도체 기판(21)의 전면에 SiH4,PH3,B2H6를 소오스 가스로 사용한 CVD(Chemical Vapour Deposition)공정으로 500 ~ 700℃의 온도에서 도우프드 폴리 실리콘층(24)을 700 ~ 1000Å의 두께로 증착하고 HF 용액을 사용하여 세정 공정을 진행한다.As shown in FIG. 2B, a chemical vapor deposition (CVD) process using SiH 4 , PH 3 , and B 2 H 6 as a source gas on the entire surface of the semiconductor substrate 21 on which the gate oxide layer 23 is formed is performed at 500 to 700 ° C. FIG. The doped polysilicon layer 24 is deposited to a thickness of 700 ~ 1000Å at a temperature of and the cleaning process is performed using HF solution.
이어, 도 2c에서와 같이, 세정이 끝난 도우프드 폴리 실리콘층(24)의 표면을NH3와 N2를 혼합하여 200 ~ 500℃에서 10 ~ 30초간 플라즈마 처리를 한다.Subsequently, as shown in FIG. 2C, the surface of the cleaned doped polysilicon layer 24 is mixed with NH 3 and N 2 and subjected to plasma treatment at 200 to 500 ° C. for 10 to 30 seconds.
이와 같은 플라즈마 처리로 상기 도우프드 폴리 실리콘층(24)의 표면에 Si-N 본딩층(30)이 형성된다.The Si-N bonding layer 30 is formed on the surface of the doped polysilicon layer 24 by the plasma treatment.
상기 Si-N 본딩층(30)을 플라즈마 처리로 형성하는 방법 이외에 이온 주입에너지를 5 ~ 15KeV, 도즈량을 1×1013~ 5×1015/cm2으로 하여 N 이온을 도우프드 폴리 실리콘층(24)의 표면에 직접 주입하여 형성할 수도 있다.In addition to the method of forming the Si-N bonding layer 30 by plasma treatment, the ion-doped polysilicon layer with ion implantation energy of 5 to 15 KeV and dose of 1 × 10 13 to 5 × 10 15 / cm 2 It can also form by injecting directly into the surface of (24).
그리고 도 2d에서와 같이, 플라즈마 처리를한 도우프드 폴리 실리콘층(24)상에 100Å이상 두께의 텅스텐 나이트라이드층(WNx)(25)과 1000Å(±5%)의 두께의 텅스텐층(26)을 형성한다.As shown in FIG. 2D, a tungsten nitride layer (WN x ) 25 having a thickness of 100 μs or more and a tungsten layer 26 having a thickness of 1000 μs (± 5%) are formed on the doped polysilicon layer 24 subjected to plasma treatment. ).
여기서, 텅스텐 나이트라이드층(WNx)은 N의 함량이 5 ~ 50%이다.Herein, the tungsten nitride layer WN x has a content of 5 to 50%.
이어, 도 2e에서와 같이, N2와 NH3의 혼합 분위기에서 800 ~ 1000℃의 온도에서 10 ~ 60초간 급속 열처리를 한다.Subsequently, as shown in FIG. 2E, rapid heat treatment is performed for 10 to 60 seconds at a temperature of 800 to 1000 ° C. in a mixed atmosphere of N 2 and NH 3 .
그리고 도 2f에서와 같이, 상기 텅스텐층(26)상에 2000 ~ 3000Å 두께의 절연층(27)을 형성한다.As shown in FIG. 2F, an insulating layer 27 having a thickness of 2000 to 3000 Å is formed on the tungsten layer 26.
여기서, 절연층(27)은 게이트 전극 패터닝시의 보호 역할 및 게이트 전극의상부 절연을 하는 캡 절연층이다.Here, the insulating layer 27 is a cap insulating layer which serves as a protective role in patterning the gate electrode and insulates the upper part of the gate electrode.
그리고 도 2g에서와 같이, 상기 적층 형성된 절연층(27),텅스텐층(26),텅스텐 나이트라이드층(25),도우프드 폴리 실리콘층(24),게이트 산화막(23)을 선택적으로 식각하여 게이트 전극(28)을 형성한다.As shown in FIG. 2G, the laminated insulating layer 27, the tungsten layer 26, the tungsten nitride layer 25, the doped polysilicon layer 24, and the gate oxide layer 23 are selectively etched to form a gate. An electrode 28 is formed.
이와 같이 게이트 전극의 패터닝 공정은 800℃의 온도에서 텅스텐과 과잉 질소에 의해 WNx가 분해되는 것을 막아 게이트 전극의 특성을 향상시키기 위한 것이다.As described above, the patterning process of the gate electrode is to improve the characteristics of the gate electrode by preventing WN x from being decomposed by tungsten and excess nitrogen at a temperature of 800 ° C.
텅스텐 나이트라이드층(WNx)은 열적으로 불안정하여 800℃이상에서 텅스텐과 과잉질소로 분해되며 과잉 질소는 900℃ 이상의 급속 열처리에 의해 도우프드 폴리 실리콘층(24)의 표면에 Si-N 본딩층(30)을 형성한다.The tungsten nitride layer (WN x ) is thermally unstable and decomposes into tungsten and excess nitrogen at 800 ° C. or higher, and the excess nitrogen is Si-N bonded to the surface of the doped polysilicon layer 24 by rapid heat treatment at 900 ° C. or higher. 30 is formed.
즉, 본 발명은 텅스텐 나이트라이드층(25)의 두께를 100Å 이상의 두께로 증가시켜 후속 열처리 공정중에 W/poly-Si 계면의 N 농도를 높이기 위한 것으로, 급속 열처리로 WNx가 분해되어 계면에 Si-N 본딩층이 생기기전까지는 텅스텐층(26)과 도우프드 폴리 실리콘층(24)의 반응을 억제할 반응 억제층이 필요하다.That is, the present invention is to increase the thickness of the tungsten nitride layer 25 to a thickness of 100Å or more to increase the N concentration of the W / poly-Si interface during the subsequent heat treatment process, WN x is decomposed by rapid heat treatment to the Si at the interface Until the -N bonding layer is formed, a reaction suppression layer is required to suppress the reaction between the tungsten layer 26 and the doped polysilicon layer 24.
이와 같은 반응 억제층을 본 발명에서는 NH3플라즈마로 도우프드 폴리 실리콘층(24)의 표면에 10 ~ 20Å의 두께를 갖는 Si-N 본딩층(30)을 형성하여 사용한 것이다.In the present invention, such a reaction inhibiting layer is formed by using a Si-N bonding layer 30 having a thickness of 10 to 20 kPa on the surface of the doped polysilicon layer 24 with NH 3 plasma.
즉, N2와 NH3의 혼합 분위기에서 800 ~ 1000℃의 온도로 급속 열처리하여 1500 ~ 2000Å의 텅스텐 그레인을 형성하고 확산 베리어층의 파괴를 억제하여 실리사이데이션(Silicidation)에 의한 급격한 저항 증가를 방지한다.In other words, in a mixed atmosphere of N 2 and NH 3 , rapid heat treatment at a temperature of 800 to 1000 ° C. forms tungsten grains of 1500 to 2000Å and suppresses the breakage of the diffusion barrier layer to increase the rapid resistance increase due to silicidation. prevent.
이와 같은 저항 증가 방지 특성은 도 3에서와 같다.Such resistance increase prevention characteristics are the same as in FIG. 3.
폴리 실리콘층에 텅스텐과 텅스텐 실리사이드층을 증착하고 RTA(Rapid Thermal Anneal)처리하는 경우에는 1000℃에서 실리사이데이션으로 인한 급격한 저항 증가가 발생하지만, 본원 발명에서와 같이 폴리 실리콘층 표면에 NH3플라즈마처리를 한 경우에는 면저항의 저항 증가가 발생하지 않는다.In the case of depositing a tungsten and tungsten silicide layer on a polysilicon layer and treating a rapid thermal annealing (RTA), a sudden increase in resistance due to silicidation occurs at 1000 ° C., but NH 3 plasma is applied to the surface of the polysilicon layer as in the present invention. In the case of treatment, an increase in resistance of the sheet resistance does not occur.
이는 NH3플라즈마 처리에 의한 텅스텐/폴리 실리콘 게이트 전극의 열적 안정성을 높일 수 있음을 의미한다.This means that the thermal stability of the tungsten / polysilicon gate electrode by NH 3 plasma treatment can be improved.
이와 같은 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 효과가 있다.Such a method of forming a gate electrode of a semiconductor device according to the present invention has the following effects.
첫째, 게이트 전극의 패터닝 공정은 800℃의 온도에서 텅스텐과 과잉 질소에 의해 WNx가 분해되는 것을 막아 게이트 전극의 특성을 향상시키는 효과가 있다.First, the patterning process of the gate electrode has the effect of preventing the decomposition of WN x by tungsten and excess nitrogen at a temperature of 800 ℃ to improve the characteristics of the gate electrode.
둘째, NH3플라즈마 처리로 도우프드 폴리 실리콘층의 표면에 10 ~ 20Å의 두께를 갖는 Si-N 본딩층을 형성하여 확산 베리어층의 파괴를 억제하므로 실리사이데이션(Silicidation)에 의한 급격한 저항 증가를 방지한다.Second, the Si-N bonding layer having a thickness of 10 to 20 Å is formed on the surface of the doped polysilicon layer by NH 3 plasma treatment to suppress the breakdown of the diffusion barrier layer, thereby increasing the sudden resistance increase due to silicidation. prevent.
셋째, NH3플라즈마 처리에 의한 텅스텐/폴리 실리콘 게이트 전극의 열적 안정성을 높이는 효과가 있다.Third, there is an effect of increasing the thermal stability of the tungsten / polysilicon gate electrode by NH 3 plasma treatment.
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| KR1019980042341A KR100277855B1 (en) | 1998-10-09 | 1998-10-09 | Method for forming gate electrode of semiconductor device_ |
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Cited By (4)
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|---|---|---|---|---|
| KR100393964B1 (en) * | 2000-12-18 | 2003-08-06 | 주식회사 하이닉스반도체 | Method of forming Gate of SRAM Device |
| KR100443243B1 (en) * | 2001-12-29 | 2004-08-04 | 주식회사 하이닉스반도체 | Method for forming a metal interconnection line |
| KR100631937B1 (en) * | 2000-08-25 | 2006-10-04 | 주식회사 하이닉스반도체 | Method for forming tungsten gate |
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-
1998
- 1998-10-09 KR KR1019980042341A patent/KR100277855B1/en not_active IP Right Cessation
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