KR20000024883A - Method for manufacturing thin film type actuated mirror arrays - Google Patents

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Abstract

PURPOSE: A method for manufacturing an actuated mirror arrays(AMA) is provided to enhance driving characteristics of an actuator through an exact forming of a first and a second contorted beds and to prevent point defects of pixels by removing polymer occurred during an etching process for patterning of a second layer. CONSTITUTION: An active matrix(100) including a first metal layer(135) is provided. A first layer, a lower electrode layer(180), a second layer, and an upper electrode layer are formed on the active matrix(100). A first upper electrode(200) and a second upper electrode are formed by patterning the upper electrode layer. The second layer is patterned into a first contorted bed(190) and a second contorted bed. Polymer occurring during the second layer is removed. An actuator(210) is formed by patterning the lower electrode(180). A support part(170) is formed by patterning the first layer. A second sacrificial layer(300) is formed, patterned to form a mirror(260) thereon.

Description

박막형 광로 조절 장치의 제조 방법Manufacturing method of thin film type optical path control device

본 발명은 AMA(Actuated Mirror Array)를 이용한 박막형 광로 조절 장치의 제조 방법에 관한 것으로, 보다 상세하게는 액츄에이터의 구동 특성을 향상시킬 수 있으며 화소의 포인트 결함을 방지할 수 있는 박막형 광로 조절 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film type optical path control apparatus using an Actuated Mirror Array (AMA), and more particularly, to manufacturing a thin film type optical path control apparatus capable of improving driving characteristics of an actuator and preventing point defects of pixels. It is about a method.

광학 에너지(optical energy)를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기(spatial light modulator)는 광통신, 화상 처리 및 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 통상적으로 이러한 광변조기를 이용한 화상 처리 장치들은 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치(direct-view image display device)와 투사형 화상 표시 장치(projection-type image display device)로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto a screen may be applied to various fields such as optical communication, image processing, and information display devices. Typically, image processing apparatuses using such optical modulators are classified into a direct-view image display device and a projection-type image display device according to a method of displaying optical energy on a screen. do.

직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display : LCD), DMD(Deformable Mirror Device) 및 AMA를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기(transmissive spatial light modulators)로 분류될 수 있는데 반하여, DMD 및 AMA는 반사 광 변조기 (reflective spatial light modulators)로 분류될 수 있다.An example of a direct-view image display device is a CRT (Cathode Ray Tube). The CRT device is called a CRT, which has excellent image quality but increases in weight and volume as the screen is enlarged, leading to an increase in manufacturing cost. There is. Projection type image display apparatuses include a liquid crystal display (LCD), a deformable mirror device (DMD), and an AMA. Such projection image display devices can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmissive spatial light modulators, while DMD and AMA can be classified as reflective spatial light modulators.

LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1∼2% 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, due to the polarity of the light, the light efficiency is low, there is a problem inherent in the liquid crystal material, for example, there is a disadvantage that the response speed is slow and the inside is easy to overheat. In addition, the maximum light efficiency of existing transmission light modulators is limited in the range of 1-2% and requires dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.

DMD는 5% 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿(slit)이나 핀홀(pinhole)과 같은 개구(aperture)를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트(contrast)가 향상되어 보다 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. In the AMA, each of the mirrors installed therein reflects light incident from the light source at a predetermined angle, and the reflected light is projected on the screen through an aperture such as a slit or a pinhole. It is a device that can adjust the speed of light to form an image. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a brighter and clearer image.

이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉(sawing) 방법을 사용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path control device cuts a thin layer of multilayer ceramic, mounts a ceramic wafer having a metal electrode therein in an active matrix including a transistor, and then processes it using a sawing method and mirrors the upper portion thereof. By installing. However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the strained layer is slow.

이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치가 개발되었다. 이러한 박막형 광로 조절 장치는 본 출원인이 1998년 5월 8일 대한민국 특허청에 특허 출원한 특허출원 제98-16545호(발명의 명칭 : 박막형 광로 조절 장치 및 그 제조 방법)에 개시되어 있다.Accordingly, a thin film type optical path control apparatus that can be manufactured using a semiconductor manufacturing process has been developed. Such a thin film type optical path control device is disclosed in Korean Patent Application No. 98-16545 (name of the invention: thin film type optical path control device and its manufacturing method) filed by the applicant of the Korean Patent Office on May 8, 1998.

도 1은 상기 선행 출원에 기재된 박막형 광로 조절 장치의 사시도를 도시한 것이며, 도 2는 도 1의 장치를 A1-A2선으로 자른 단면도를 도시한 것이다.FIG. 1 shows a perspective view of a thin film type optical path adjusting device described in the above prior application, and FIG. 2 shows a cross-sectional view of the device of FIG. 1 taken along line A 1 -A 2 .

도 1 및 도 2를 참조하면, 상기 박막형 광로 조절 장치는, 액티브 매트릭스(1), 지지 요소(75), 제1 액츄에이팅부(90) 및 제2 액츄에이팅부(91), 그리고 거울(99)을 포함한다.1 and 2, the thin film type optical path adjusting device includes an active matrix 1, a support element 75, a first actuating part 90 and a second actuating part 91, and a mirror 99. ).

액티브 매트릭스(1)는, M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(10)가 내장된 기판(2), 트랜지스터(10)의 드레인(3) 및 소오스(5)로부터 연장되어 기판(2)의 상부에 형성된 제1 금속층(20), 제1 금속층(20)의 상부에 순차적으로 형성된 제1 보호층(25), 제2 금속층(30), 제2 보호층(35) 및 식각 방지층(40)을 포함한다.The active matrix 1 extends from a substrate 2 having M × N (M, where N is a natural number) P-MOS transistors 10, a drain 3 of the transistor 10, and a source 5. The first metal layer 20 formed on the substrate 2, the first protective layer 25, the second metal layer 30, the second protective layer 35 sequentially formed on the first metal layer 20, and An etch stop layer 40 is included.

지지 요소(75)는, 액티브 매트릭스(1)의 상부에 형성된 지지 라인(74), 지지 라인(74)과 일체로 형성되며 사각 고리의 형상을 갖는 지지층(73), 그리고 지지층(73) 중 지지 라인(74)과 인접한 부분 하부의 액티브 매트릭스(1)에 각기 접촉되어 지지층(73)을 지지하는 제1 앵커(71) 및 제2 앵커들(72a, 72b)을 포함한다.The support element 75 is formed of a support line 74 formed on top of the active matrix 1, a support layer 73 formed integrally with the support line 74 and having a rectangular ring shape, and a support of the support layer 73. The first anchor 71 and the second anchors 72a and 72b respectively contact the active matrix 1 below the portion adjacent to the line 74 to support the support layer 73.

제1 및 제2 액츄에이팅부(90, 91)는 각기 상기 사각 고리 형상의 지지층(73)의 2개의 암들의 상부에 사각 평판 형상으로 서로 나란하게 형성된다. 제1 액츄에이팅부(90)는 제1 하부 전극(80), 제1 변형층(82) 및 제1 상부 전극(85)을 포함하며, 제2 액츄에이팅부(91)는 제2 하부 전극(81), 제2 변형층(83) 및 제2 상부 전극(86)을 포함한다.The first and second actuating parts 90 and 91 are formed in parallel with each other in a rectangular flat plate shape on the two arms of the square annular support layer 73, respectively. The first actuating part 90 includes a first lower electrode 80, a first deforming layer 82, and a first upper electrode 85, and the second actuating part 91 includes a second lower electrode ( 81, a second strained layer 83, and a second upper electrode 86.

거울(99)은 포스트(98)에 의하여 중앙부가 지지되며 양측부가 제2 에어 갭(97)을 개재하여 제1 및 제2 액츄에이팅부(90, 91)의 상부에 수평하게 형성된다.The mirror 99 is centrally supported by the post 98 and both sides are formed horizontally on the first and second actuating portions 90 and 91 via the second air gap 97.

이하 상술한 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 설명한다.Hereinafter, a method of manufacturing the above-described thin film type optical path control apparatus will be described with reference to the drawings.

도 3a 내지 도 3d는 도 2에 도시한 장치의 제조 방법을 설명하기 위한 도면들이다.3A to 3D are diagrams for describing a method of manufacturing the apparatus shown in FIG. 2.

도 3a를 참조하면, 실리콘 웨이퍼인 기판(2)에 실리콘 부분 산화법(LOCOS)을 이용하여 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막(15)을 형성한다. 이어서, 상기 액티브 영역의 상부에 폴리-실리콘(poly-silicon)과 같은 도전 물질로 이루어진 게이트(16)를 형성한 후, 이온 주입 공정을 이용하여 p+소오스(5) 및 드레인(3)을 형성함으로써, 기판(2)에 M×N(M, N은 정수)개의 P-MOS 트랜지스터(10)를 형성한다.Referring to FIG. 3A, a device isolation layer 15 is formed on a substrate 2, which is a silicon wafer, by using silicon partial oxidation (LOCOS) to distinguish between an active region and a field region. Subsequently, a gate 16 made of a conductive material such as poly-silicon is formed on the active region, and then p + source 5 and drain 3 are formed using an ion implantation process. Thus, M x N (M and N are integer) P-MOS transistors 10 are formed on the substrate 2.

P-MOS 트랜지스터(10)가 형성된 기판(2)의 상부에 산화물로 이루어진 절연막(17)을 형성한 후, 사진 식각 방법을 사용하여 소오스(5) 및 드레인(3)의 일측 상부를 각각 노출시키는 홀(도시되지 않음)을 형성한다. 계속하여, 상기 홀이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(20)을 증착한 후 제1 금속층(20)을 사진 식각 방법으로 패터닝한다. 이와 같이 패터닝된 제1 금속층(20)은 P-MOS 트랜지스터(10)의 드레인(3)으로부터 지지층(73)을 지지하는 제1 앵커(71)까지 연장되는 드레인 패드를 포함한다.After the insulating film 17 made of oxide is formed on the substrate 2 on which the P-MOS transistor 10 is formed, the upper portion of one side of the source 5 and the drain 3 is exposed using a photolithography method. Form a hole (not shown). Subsequently, after depositing the first metal layer 20 made of titanium, titanium nitride, tungsten, nitride, or the like on the resultant, the first metal layer 20 is patterned by photolithography. The patterned first metal layer 20 includes a drain pad extending from the drain 3 of the P-MOS transistor 10 to the first anchor 71 supporting the support layer 73.

제1 금속층(20) 및 기판(2)의 상부에는 후속하는 공정 동안 트랜지스터(10)가 내장된 기판(2)이 손상을 입는 것을 방지하는 제1 보호층(25)이 형성된다. 제1 보호층(25)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법으로 8000Å의 두께를 가지도록 형성한다.A first protective layer 25 is formed on the first metal layer 20 and on the substrate 2 to prevent damage to the substrate 2 having the transistor 10 embedded therein during the subsequent process. The first protective layer 25 is formed of phosphorous silicate (PSG) to have a thickness of 8000 kPa by chemical vapor deposition (CVD).

제1 보호층(25)의 상부에는 광원으로부터 입사되는 광이 거울(99)뿐만 아니라, 거울(99)이 덮고 있는 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(1)에 광전류가 흘러 소자가 오동작을 일으키는 것을 방지하는 제2 금속층(30)이 형성된다. 제2 금속층(30)은 티타늄을 스퍼터링하여 300Å의 두께로 티타늄층을 형성한 후, 티타늄층의 상부에 질화티타늄을 물리 기상 증착 방법(PVD)으로 증착하여 질화티타늄층을 형성함으로써 완성된다. 이어서, 제2 금속층(30) 중 후속 공정에서 비어 홀(50)이 형성될 부분, 즉 그 아래에 제1 금속층(20)의 드레인 패드가 형성되어 있는 부분을 식각하여 제2 금속층(30)에 홀(도시되지 않음)을 형성한다.Since light incident from the light source is incident on the upper portion of the first protective layer 25 as well as the mirror 99, the light current flows through the active matrix 1 so that the device The second metal layer 30 is formed to prevent the malfunction. The second metal layer 30 is formed by sputtering titanium to form a titanium layer with a thickness of 300 kV, and then depositing titanium nitride on the titanium layer by physical vapor deposition (PVD) to form a titanium nitride layer. Subsequently, a portion of the second metal layer 30 in which the via hole 50 is to be formed in a subsequent process, that is, a portion in which the drain pad of the first metal layer 20 is formed is etched to the second metal layer 30. Form a hole (not shown).

제2 금속층(30)의 상부에는 후속하는 공정 동안 기판(2) 및 기판(2) 상에 형성된 상기 결과물들이 손상을 입는 것을 방지하는 제2 보호층(35)이 적층된다. 제2 보호층(35)은 인 실리케이트 유리(PSG)를 화학 기상 증착 방법으로 2000Å의 두께를 가지도록 형성한다.On top of the second metal layer 30 a second protective layer 35 is laminated which prevents damage to the substrate 2 and the resulting products formed on the substrate 2 during subsequent processing. The second protective layer 35 is formed of phosphorous silicate (PSG) to have a thickness of 2000 kPa by a chemical vapor deposition method.

제2 보호층(35)의 상부에는 제2 보호층(35) 및 기판(2) 상의 결과물들이 후속되는 식각 공정으로 인하여 식각되는 것을 방지하는 식각 방지층(40)이 적층된다. 식각 방지층(40)은 산화규소(SiO2) 또는 오산화인(P2O5) 등의 저온 산화물(LTO)로 이루어지고, 저압 화학 기상 증착(LPCVD) 방법으로 350∼450℃의 온도에서 0.2∼0.8㎛의 두께를 갖도록 형성한다.An etch stop layer 40 is stacked on the second passivation layer 35 to prevent the second passivation layer 35 and the products on the substrate 2 from being etched due to a subsequent etching process. The etch stop layer 40 is made of low temperature oxide (LTO), such as silicon oxide (SiO 2 ) or phosphorus pentoxide (P 2 O 5 ), and is 0.2 to 0.2 at a temperature of 350 to 450 ° C. by low pressure chemical vapor deposition (LPCVD). It is formed to have a thickness of 0.8㎛.

식각 방지층(40)의 상부에는 제1 및 제2 액츄에이팅부(90, 91)를 구성하는 박막들의 적층을 용이하게 하기 위한 제1 희생층(45)이 적층된다. 제1 희생층(45)은 폴리-실리콘을 500℃ 이하의 온도에서 저압 화학 기상 증착(LPCVD) 방법으로 2.0∼3.0㎛의 두께를 갖도록 형성한다. 이어서, 제1 희생층(45)의 표면을 화학 기계적 연마(CMP) 방법을 이용하여 연마함으로써 제1 희생층이 1.1㎛의 두께를 갖도록 그 표면을 평탄화시킨다.A first sacrificial layer 45 is formed on the etch stop layer 40 to facilitate stacking of the thin films constituting the first and second actuating units 90 and 91. The first sacrificial layer 45 is formed to have a thickness of 2.0 to 3.0 μm using poly-silicon at a temperature of 500 ° C. or less by low pressure chemical vapor deposition (LPCVD). Subsequently, the surface of the first sacrificial layer 45 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer to have a thickness of 1.1 μm.

계속하여, 제1 희생층(45)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층 (45)중 아래에 제2 금속층(30)의 홀이 형성된 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각 방지층(40)의 일부를 노출시킴으로써, 후에 형성되는 지지층(73)을 지지하는 제1 앵커(71) 및 제2 앵커들(72a, 72b)이 형성될 위치를 만든다. 이에 따라, 식각 방지층(40)이 소정의 거리만큼 이격된 3개의 사각형의 형상으로 노출된다.Subsequently, after applying and patterning a first photoresist (not shown) on top of the first sacrificial layer 45, the first photoresist is used as a mask and below the first sacrificial layer 45. The first anchors 71 and the second supporting the supporting layer 73 are formed by etching the portions in which the holes of the second metal layer 30 and the portions adjacent to both sides are etched to expose a portion of the etch stop layer 40. Make the position where anchors 72a and 72b are to be formed. Accordingly, the etch stop layer 40 is exposed in the shape of three squares spaced apart by a predetermined distance.

제1층(69)은 상기와 같이 사각형의 형상으로 노출된 식각 방지층(40) 및 제1 희생층(45)의 상부에 적층된다. 제1층(69)은 질화물과 같은 경질의 물질을 저압 화학 기상 증착(LPCVD) 방법으로 0.1∼1.0㎛의 두께를 가지도록 형성한다. 제1층(69)은 후에 지지 요소(75)로 패터닝되며, 지지 요소(75)는 제1 및 제2 액츄에이팅부(90, 91)를 지지하는 지지층(73), 공통 전극선(77)을 지지하는 지지 라인(74) 그리고 지지층(73)을 지지하는 제1 앵커(71) 및 제2 앵커들(72a, 72b)로 이루어진다. 이 경우, 제1층(69) 중 상기 3개의 사각형의 형상으로 노출된 식각 방지층(40) 상에 부착된 부분 중 가운데 사각형 형상의 식각 방지층(40)에 부착되는 부분은 제1 앵커(71)가 되며, 양측 사각형 형상의 식각 방지층(40)에 부착되는 부분은 제2 앵커들(72a, 72b)이 된다.The first layer 69 is stacked on the etch stop layer 40 and the first sacrificial layer 45 exposed in the shape of a rectangle as described above. The first layer 69 is formed to have a thickness of 0.1 to 1.0 μm of a hard material such as nitride by low pressure chemical vapor deposition (LPCVD). The first layer 69 is later patterned with a support element 75, which supports the support layer 73, the common electrode line 77, for supporting the first and second actuating portions 90, 91. It consists of a support line 74 for supporting and a first anchor 71 and second anchors 72a, 72b for supporting the support layer 73. In this case, a portion of the first layer 69 attached to the etch stop layer 40 having a center shape among the portions attached to the etch stop layer 40 exposed in the shape of the three rectangles is the first anchor 71. The portions attached to both sides of the rectangular anti-etching layer 40 become second anchors 72a and 72b.

하부 전극층(79)은 제1 층(69)의 상부에 적층된다. 하부 전극층(79)은 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 0.1∼1.0㎛의 두께를 갖게 형성한다. 하부 전극층(79)은 후에 외부로부터 제1 신호(화상 신호)가 각기 인가되며 소정의 거리만큼 이격되는 제1 및 제2 하부 전극(80, 81)으로 패터닝된다.The lower electrode layer 79 is stacked on top of the first layer 69. The lower electrode layer 79 is formed of a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) to have a thickness of 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method. The lower electrode layer 79 is later patterned with first and second lower electrodes 80 and 81 which are respectively applied with a first signal (image signal) from the outside and spaced apart by a predetermined distance.

하부 전극층(79)의 상부에는 PZT 또는 PLZT 등의 압전 물질로 이루어진 제2층(59)이 적층된다. 제2층(59)은 졸-겔법, 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 바람직하게는, 제2층(59)은 졸-겔법으로 제조된 PZT를 스퍼터링하여 0.4㎛의 두께를 갖게 형성한다. 이어서, 제2층(59)을 구성하는 압전 물질을 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 제2층(59)은 후에 제1 상부 전극(85)과 제1 하부 전극(80) 사이에 발생하는 제1 전기장에 의하여 변형을 일으키는 제1 변형층(82) 및 제2 상부 전극(86)과 제2 하부 전극(81) 사이에 발생하는 제2 전기장에 의하여 변형을 일으키는 제2 변형층(83)으로 패터닝된다.A second layer 59 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode layer 79. The second layer 59 is formed to have a thickness of about 0.1 to 1.0 mu m using a sol-gel method, a sputtering method, or a chemical vapor deposition method. Preferably, the second layer 59 is formed to have a thickness of 0.4 μm by sputtering PZT produced by the sol-gel method. Subsequently, the piezoelectric material constituting the second layer 59 is subjected to heat treatment by a rapid heat treatment (RTA) method to cause phase shift. The second layer 59 is the first strained layer 82 and the second upper electrode 86 which are later deformed by a first electric field generated between the first upper electrode 85 and the first lower electrode 80. And a second strained layer 83 causing deformation by a second electric field generated between the second lower electrode 81 and the second lower electrode 81.

상부 전극층(87)은 제2층(59)의 상부에 적층된다. 상부 전극층(87)은 백금, 탄탈륨, 은(Ag) 또는 백금-탄탈륨 등의 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 0.1∼1.0㎛의 두께를 갖게 형성한다. 상부 전극층(87)은 후에 제2 신호(바이어스 신호)가 각기 인가되며 소정의 거리만큼 이격되는 제1 및 제2 상부 전극(85, 86)으로 패터닝된다.The upper electrode layer 87 is stacked on top of the second layer 59. The upper electrode layer 87 is formed of a metal such as platinum, tantalum, silver (Ag), or platinum-tantalum to have a thickness of 0.1 to 1.0 µm using a sputtering method or a chemical vapor deposition method. The upper electrode layer 87 is later patterned with first and second upper electrodes 85 and 86, each of which is applied a second signal (bias signal) and are spaced apart by a predetermined distance.

도 3b를 참조하면, 상부 전극층(87)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 상기 제2 포토레지스트를 마스크로 이용하여 상부 전극층(87)을 각기 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 이격되어 나란하게 형성된 제1 및 제2 상부 전극(85, 86)으로 패터닝한다(도1 참조). 제1 및 제2 상부 전극(85, 86)에는 각기 외부로부터 후에 형성되는 공통 전극선(77)을 통하여 제2 신호가 인가된다. 그리고, 상기 제2 포토레지스트를 제거한다.Referring to FIG. 3B, after applying and patterning a second photoresist (not shown) on the upper electrode layer 87, the upper electrode layer 87 is formed on a rectangular flat plate using the second photoresist as a mask. The first and second upper electrodes 85 and 86 have a shape and are spaced apart from each other by a predetermined distance, and are patterned (see FIG. 1). The second signal is applied to the first and second upper electrodes 85 and 86 through a common electrode line 77 formed later from the outside, respectively. Then, the second photoresist is removed.

계속하여, 제2층(59)을 아르곤/트리 플루오로 메탄(Ar/CHF3) 가스를 사용한 메인 에칭 단계(main etch step) 및 오버 에칭 단계(over etch step)로써 패터닝하여 각기 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 이격되어 나란하게 형성된 제1 및 제2 변형층(82, 83)을 형성한다. 이 경우, 제1 및 제2 변형층(82, 83)은 각기 제1 및 제2 상부 전극(85, 86)보다 약간 넓은 직사각 평판의 형상을 갖게 패터닝된다.Subsequently, the second layer 59 was patterned by a main etch step and an over etch step using argon / trifluoromethane (Ar / CHF 3 ) gas to form the rectangular flat plates, respectively. The first and second strained layers 82 and 83 are formed side by side to be spaced apart from each other by a predetermined distance. In this case, the first and second deforming layers 82 and 83 are patterned to have a shape of a rectangular plate slightly wider than the first and second upper electrodes 85 and 86, respectively.

이어서, 하부 전극층(79)을 패터닝하여 각기 직사각 평판의 형상을 가지며 서로 소정의 거리만큼 분리된 제1 및 제2 하부 전극(80, 81)을 형성한다. 또한, 하부 전극층(79)을 패터닝할 때, 제1층(69)의 일측 상부에 제1 및 제2 하부 전극(80, 81)과 수직한 방향으로 공통 전극선(77)이 제1 및 제2 하부 전극(80, 81)과 동시에 형성된다. 제1 및 제2 하부 전극(80, 81)은 각기 제1 및 제2 변형층(82, 83)보다 약간 넓은 면적을 가지며, 공통 전극선(77)은 후에 형성되는 지지 라인(74)의 상부에 제1 및 제2 하부 전극(80, 81)과 소정의 거리만큼 이격되어 형성된다. 따라서, 제1 상부 전극(85), 제1 변형층(82) 및 제1 하부 전극(80)을 포함하는 제1 액츄에이팅부(90)와 제2 상부 전극(86), 제2 변형층(83) 및 제2 하부 전극(81)을 포함하는 제2 액츄에이팅부(91)가 완성된다.Subsequently, the lower electrode layer 79 is patterned to form first and second lower electrodes 80 and 81, each having a rectangular plate shape and separated by a predetermined distance from each other. In addition, when the lower electrode layer 79 is patterned, the common electrode line 77 is first and second in a direction perpendicular to the first and second lower electrodes 80 and 81 on one side of the first layer 69. It is formed simultaneously with the lower electrodes 80 and 81. The first and second lower electrodes 80 and 81 have a slightly larger area than the first and second deformable layers 82 and 83, respectively, and the common electrode line 77 is formed on the upper portion of the support line 74 formed later. The first and second lower electrodes 80 and 81 are spaced apart from each other by a predetermined distance. Therefore, the first actuating part 90 including the first upper electrode 85, the first strained layer 82, and the first lower electrode 80, the second upper electrode 86, and the second strained layer ( The second actuating part 91 including the 83 and the second lower electrode 81 is completed.

계속하여, 제1층(69)을 패터닝하여 지지층(73), 지지 라인(74), 제1 앵커(71) 그리고 제2 앵커들(72a, 72b)을 포함하는 지지 요소(75)를 형성한다. 이 때, 제1층(69) 중 상기 3개의 사각형의 형상으로 노출된 식각 방지층(40)에 접촉되는 부분 중 양측부는 제2 앵커들(72a, 72b)이 되며, 중앙부는 제1 앵커(71)가 된다. 제1 앵커(71) 및 제2 앵커들(72a,72b)은 각기 사각 상자의 형상을 가지며, 제1 앵커(71)의 아래에는 제2 금속층(30)의 홀이 형성되어 있다. 상기 지지층(73)은 직사각 고리의 형상을 가지며 지지 라인(74)과 일체로 형성된다. 이러한 상태에서 후에 제1 희생층(45)이 제거되면 도 1에 도시한 바와 같은 형상의 지지 요소(75)가 형성된다. 상기 직사각 고리의 형상을 갖는 지지층(73) 중 지지 라인(74)과 직교하는 방향으로 수평하게 연장된 2개의 암들 사이의 하부에는 상기 2개의 암들과 일체로 제1 앵커(71)가 형성되어 식각 방지층(40)에 부착되며, 상기 2개의 암들의 외측 하부에는 2개의 제2 앵커들(72a, 72b)이 각기 상기 2개의 암들과 일체로 형성되어 식각 방지층(40)에 부착된다. 함께 지지층(73)을 지지하는 제1 앵커(71) 및 제2 앵커들(72a,72b)은 지지층(73) 중 지지 라인(74)에 인접한 부분의 하부에 형성된다.Subsequently, the first layer 69 is patterned to form a support element 75 comprising a support layer 73, a support line 74, a first anchor 71 and second anchors 72a, 72b. . At this time, both sides of the portion of the first layer 69 contacting the etch stop layer 40 exposed in the shape of the three quadrangles are second anchors 72a and 72b, and the center portion of the first anchor 69 is the first anchor 71. ) Each of the first anchor 71 and the second anchors 72a and 72b has a rectangular box shape, and a hole of the second metal layer 30 is formed under the first anchor 71. The support layer 73 has a rectangular ring shape and is integrally formed with the support line 74. In this state, when the first sacrificial layer 45 is later removed, a support element 75 having a shape as shown in FIG. 1 is formed. A first anchor 71 is integrally formed with the two arms and etched in a lower portion between two arms horizontally extending in a direction orthogonal to the support line 74 among the support layers 73 having a rectangular ring shape. Attached to the barrier layer 40, two second anchors 72a and 72b are respectively formed integrally with the two arms and attached to the etch stop layer 40 at the outer lower portion of the two arms. The first anchor 71 and the second anchors 72a and 72b together supporting the support layer 73 are formed in the lower portion of the support layer 73 adjacent to the support line 74.

제1 및 제2 액츄에이팅부(90, 91)는 지지층(73) 중 지지 라인(74)과 직교하는 방향으로 수평하게 연장된 2개의 암들의 상부에 서로 나란하게 형성된다. 따라서, 제1 앵커(71)는 제1 및 제2 액츄에이팅부(90, 91) 사이에 형성되며, 제2 앵커들(72a, 72b)은 각기 제1 액츄에이팅부(90)의 외측 및 제2 액츄에이팅부(91)의 외측에 형성된다.The first and second actuating parts 90 and 91 are formed parallel to each other on top of two arms horizontally extending in a direction orthogonal to the support line 74 of the support layer 73. Accordingly, the first anchor 71 is formed between the first and second actuating parts 90 and 91, and the second anchors 72a and 72b are respectively formed on the outer side and the first of the first actuating part 90. 2 is formed on the outer side of the actuating portion 91.

도 3c를 참조하면, 지지 요소(75), 제1 및 제2 액츄에이팅부(90, 91)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 지지 라인(74) 상에 형성된 공통 전극선(77)으로부터 제1 및 제2 상부 전극(85, 86)의 일부를 노출시킨다. 이 때, 제1 앵커(71)로부터 제1 및 제2 하부 전극(80, 81)의 일부도 함께 노출된다.Referring to FIG. 3C, a third photoresist (not shown) is applied on top of the support element 75, the first and second actuating portions 90, 91, and patterned onto the support line 74. Portions of the first and second upper electrodes 85 and 86 are exposed from the formed common electrode line 77. At this time, a part of the first and second lower electrodes 80 and 81 are also exposed together from the first anchor 71.

이어서, 상기 노출된 부분에 아몰퍼스(amorphous) 실리콘 또는 저온 산화물인 산화규소 또는 오산화인 등을 증착하고 이를 패터닝함으로써, 제1 상부 전극(85)의 일부로부터 제1 변형층(82) 및 제1 하부 전극(80)을 통하여 지지층(73)의 일부까지 제1 절연층(65)을 형성하고, 동시에 제2 상부 전극(86)의 일부로부터 제2 변형층(83) 및 제2 하부 전극(81)을 통하여 지지층(73)의 일부까지 제2 절연층(66)을 형성한다. 제1 및 제2 절연층(65, 66)은 저압 화학 기상 증착 방법(LPCVD) 방법을 사용하여 각기 0.2∼0.4㎛ 정도의 두께를 갖게 형성한다.Subsequently, by depositing and patterning amorphous silicon or silicon oxide or phosphorus pentoxide, which is a low temperature oxide, on the exposed portion, the first strained layer 82 and the first lower portion from a part of the first upper electrode 85 are patterned. The first insulating layer 65 is formed through the electrode 80 to a part of the support layer 73, and at the same time, the second deformable layer 83 and the second lower electrode 81 from a part of the second upper electrode 86. The second insulating layer 66 is formed to a part of the supporting layer 73 through the second insulating layer 66. The first and second insulating layers 65 and 66 are formed to have a thickness of about 0.2 to 0.4 µm, respectively, using a low pressure chemical vapor deposition (LPCVD) method.

계속하여, 아래에 제2 금속층(30)의 홀 및 제1 금속층(20)의 드레인 패드가 형성된 부분인 제1 앵커(71)의 중앙부로부터 제1 앵커(71), 식각 방지층(40), 제2 보호층(35) 및 제1 보호층(25)을 식각하여 상기 드레인 패드까지 비어 홀(50)을 형성한 후, 비어 홀(50)의 내부에 비어 컨택(도시되지 않음)을 형성하고, 비어 홀(50)로부터 제1 및 제2 하부 전극(80, 81)까지 각기 제1 및 제2 하부 전극 연결 부재(88, 89)를 형성한다(도 1 참조). 이와 동시에, 제1 상부 전극(85)으로부터 제1 절연층(65) 및 지지층(73)의 일부를 통하여 공통 전극선(77)까지 제1 상부 전극 연결 부재(67)가 형성되며, 제2 상부 전극(86)으로부터 제2 절연층(66) 및 지지층(73)의 일부를 통하여 공통 전극선(77)까지 제2 상부 전극 연결 부재(68)가 형성된다.Subsequently, the first anchor 71, the etch stop layer 40, and the first anchor 71 are formed from a central portion of the first anchor 71, which is a portion where the hole of the second metal layer 30 and the drain pad of the first metal layer 20 are formed below. 2 to form the via hole 50 to the drain pad by etching the protective layer 35 and the first protective layer 25, a via contact (not shown) is formed inside the via hole 50, First and second lower electrode connection members 88 and 89 are formed from the via hole 50 to the first and second lower electrodes 80 and 81, respectively (see FIG. 1). At the same time, the first upper electrode connecting member 67 is formed from the first upper electrode 85 to the common electrode line 77 through a portion of the first insulating layer 65 and the supporting layer 73, and the second upper electrode The second upper electrode connecting member 68 is formed from the 86 through the second insulating layer 66 and the support layer 73 to the common electrode line 77.

상기 비어 컨택, 제1 및 제2 하부 전극 연결 부재(88, 89), 제1 및 제2 상부 전극 연결 부재(67, 68)는 각기 백금 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법으로 0.1∼0.2㎛ 정도의 두께를 갖게 증착시킨 후, 상기 증착된 금속을 패터닝하여 형성한다. 제1 및 제2 상부 전극 연결 부재(67, 68)는 각기 제1 및 제2 상부 전극(85, 86)과 공통 전극선(77)을 연결하며, 제1 하부 전극(80)은 제1 하부 전극 연결 부재(88) 및 비어 컨택을 통하여 제1 금속층(20)의 드레인 패드와 연결되며, 제2 하부 전극(81)은 제2 하부 전극 연결 부재(89) 및 비어 컨택을 통하여 드레인 패드와 연결된다.The via contact, the first and second lower electrode connecting members 88 and 89, and the first and second upper electrode connecting members 67 and 68 are each 0.1 of platinum or platinum-tantalum by sputtering or chemical vapor deposition. After depositing with a thickness of about 0.2 μm, the deposited metal is patterned to form it. The first and second upper electrode connecting members 67 and 68 connect the first and second upper electrodes 85 and 86 to the common electrode line 77, respectively, and the first lower electrode 80 is connected to the first lower electrode. The connection member 88 and the via contact are connected to the drain pad of the first metal layer 20, and the second lower electrode 81 is connected to the drain pad through the second lower electrode connection member 89 and the via contact. .

도 3d를 참조하면, 제1 및 제2 액츄에이팅부(90, 91)와 지지 요소(75)의 상부에 폴리-실리콘을 저압 화학 기상 증착 방법으로 제1 및 제2 액츄에이팅부(90, 91)를 덮을 수 있도록 충분한 높이를 갖는 제2 희생층(95)을 형성한다. 이어서, 상기 제2 희생층(95)의 상부가 평탄한 면을 갖도록 화학 기계적 연마(CMP) 방법을 이용하여 제2 희생층(95)의 표면을 평탄화시킨다. 계속하여, 거울(99) 및 포스트(98)를 형성하기 위하여 제2 희생층(95)을 패터닝함으로써, 상기 사각 고리의 형상을 갖는 지지층(73) 중 지지 라인(74)과 인접하지 않고 평행하게 형성된 부분의 일부를 노출시킨다. 다음에, 상기 노출된 지지층(73)의 일부 및 제2 희생층(95)의 상부에 알루미늄(Al)과 같은 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 증착하고 상기 증착된 금속을 패터닝하여 사각 평판의 형상을 갖는 거울(99)과 거울(99)을 지지하는 포스트(95)를 동시에 형성한다.Referring to FIG. 3D, the first and second actuators 90, 91 are formed on top of the first and second actuators 90, 91 and the support element 75 by a low pressure chemical vapor deposition method. ) Is formed a second sacrificial layer (95) having a sufficient height to cover. Subsequently, the surface of the second sacrificial layer 95 is planarized by using a chemical mechanical polishing (CMP) method so that the top of the second sacrificial layer 95 has a flat surface. Subsequently, by patterning the second sacrificial layer 95 to form the mirrors 99 and the posts 98, parallel to the support lines 74 of the support layers 73 having the shape of the square rings, without being adjacent to each other. Expose a portion of the formed part. Next, a metal such as aluminum (Al) is deposited on a part of the exposed support layer 73 and on the second sacrificial layer 95 by using a sputtering method or a chemical vapor deposition method, and patterning the deposited metal. A mirror 99 having a rectangular flat plate shape and a post 95 supporting the mirror 99 are simultaneously formed.

그리고, 플루오르화 크세논(XeF2) 또는 플루오르화 브롬(BrF2)을 사용하여 상기 제1 희생층(45) 및 제2 희생층(95)을 제거하고 세정 및 건조 처리를 수행하여 도 1에 도시한 바와 같은 AMA 소자를 완성한다. 상기와 같이 제2 희생층(95)이 제거되면 제2 희생층(95)의 위치에 제2 에어 갭(97)이 형성되고 제1 희생층(45)이 제거되면 제1 희생층(45)의 위치에 제1 에어 갭(47)이 형성된다.In addition, the first sacrificial layer 45 and the second sacrificial layer 95 are removed using xenon fluoride (XeF 2 ) or bromine fluoride (BrF 2 ), and the cleaning and drying treatments are performed to remove the first sacrificial layer 45 and the second sacrificial layer 95. Complete the AMA device as shown. As described above, when the second sacrificial layer 95 is removed, the second air gap 97 is formed at the position of the second sacrificial layer 95, and when the first sacrificial layer 45 is removed, the first sacrificial layer 45 is removed. The first air gap 47 is formed at the position of.

그러나, 상술한 박막형 광로 조절 장치에 있어서, 제1 및 제2 변형층을 형성하기 위하여 제2층을 패터닝하는 동안, 아르곤/트리 플루오로 메탄으로 이루어진 에칭 가스와 상기 제2층의 구성 물질과의 반응으로 인하여 발생되는 탄소-수소계 고분자가 상기 제1 및 제2 변형층을 둘러싸기 때문에 상기 제1 및 제2 변형층을 정확하게 패터닝하기 어렵다. 또한 발생된 고분자들이 액티브 매트릭스 상에 잔류하여 액츄에이터가 액티브 매트릭스 상에 부착됨으로써 화소의 포인트 결함을 유발하게 되는 문제가 발생한다.However, in the above-described thin film type optical path adjusting device, the etching gas made of argon / trifluoromethane and the constituent material of the second layer are formed while patterning the second layer to form the first and second strained layers. Since the carbon-hydrogen based polymer generated by the reaction surrounds the first and second strained layers, it is difficult to accurately pattern the first and second strained layers. In addition, the generated polymers remain on the active matrix, causing the actuator to adhere to the active matrix, causing a point defect of the pixel.

그러므로, 본 발명의 목적은 제2층을 패터닝하기 위한 식각 공정 중에 발생된 고분자들을 제거함으로써, 제1 및 제2 변형층을 소정의 형상으로 정확하게 형성하여 액츄에이터의 구동 특성을 향상시킬 수 있고, 화소의 포인트 결함을 방지할 수 있는 박막형 광로 조절 장치의 제조 방법을 제공하는 것이다.Therefore, it is an object of the present invention to remove the polymers generated during the etching process for patterning the second layer, thereby accurately forming the first and second deformation layers into a predetermined shape, thereby improving the driving characteristics of the actuator, and It is to provide a method of manufacturing a thin film type optical path control apparatus that can prevent the point defects.

도 1은 본 출원인의 선행 출원에 기재된 박막형 광로 조절 장치의 사시도이다.1 is a perspective view of a thin film type optical path adjusting device described in the applicant's prior application.

도 2는 도 1에 도시한 장치를 A1-A2선으로 자른 단면도이다.FIG. 2 is a cross-sectional view of the apparatus shown in FIG. 1 taken along lines A 1 -A 2 .

도 3a 내지 도 3d는 도 2에 도시한 장치의 제조 공정도이다.3A to 3D are manufacturing process diagrams of the apparatus shown in FIG. 2.

도 4는 본 발명에 따른 박막형 광로 조절 장치의 사시도이다.Figure 4 is a perspective view of a thin film type optical path control apparatus according to the present invention.

도 5는 도 4의 장치를 B1-B2선으로 자른 단면도이다.5 is a cross-sectional view of the apparatus of FIG. 4 taken along line B 1 -B 2 .

도 6은 도 4의 장치를 C1-C2선으로 자른 단면도이다.FIG. 6 is a cross-sectional view of the device of FIG. 4 taken along line C 1 -C 2. FIG.

도 7a 내지 도 7g는 도 5 및 도 6에 도시한 장치의 제조 공정도이다.7A to 7G are manufacturing process diagrams of the apparatus shown in FIGS. 5 and 6.

<도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of the drawings>

100 : 액티브 매트릭스 101 : 기판100: active matrix 101: substrate

120 : 트랜지스터 135 : 제1 금속층120: transistor 135: first metal layer

140 : 제1 보호층 145 : 제2 금속층140: first protective layer 145: second metal layer

150 : 제2 보호층 155 : 식각 방지층150: second protective layer 155: etch stop layer

160 : 제1 희생층 170 : 지지층160: first sacrificial layer 170: support layer

171 : 제1 앵커 172a, 172b : 제2 앵커171: first anchor 172a, 172b: second anchor

174 : 지지 라인 175 : 지지 요소174: support line 175: support element

180 : 하부 전극 190, 191 : 제1 및 제2 변형층180: lower electrode 190, 191: first and second strained layers

200, 201 : 제1 및 제2 상부 전극 210 : 액츄에이터200, 201: first and second upper electrodes 210: actuator

220, 221 : 제1 및 제2 절연층220, 221: first and second insulating layers

230, 231 : 제1 및 제2 상부 전극 연결 부재230, 231: first and second upper electrode connection members

250 : 포스트 260 : 거울250: Post 260: Mirror

270 : 비어 홀 280 : 비어 컨택270: Beer Hall 280: Beer Contact

300 : 제2 희생층300: second sacrificial layer

상술한 본 발명의 목적을 달성하기 위하여 본 발명은, MOS 트랜지스터가 내장되고 상기 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 갖는 제1 금속층을 포함하는 액티브 매트릭스를 형성한 후 상기 액티브 매트릭스의 상부에 제1 희생층을 형성하고 패터닝한다. 상기 제1 희생층의 상부에 제1층, 하부 전극층, 제2층, 상부 전극층을 차례로 형성하고 상기 상부 전극층을 패터닝하여 제1 및 제2 상부 전극을 형성한 후, 상기 제2층을 패터닝하여 제1 및 제2 변형층을 형성하는 동안 에칭 가스와 상기 제2층의 구성 물질과의 반응으로 인하여 발생한 고분자들을 산소 세정(O2cleaning) 방법을 이용하여 제거한다. 이후 상기 하부 전극층을 패터닝하여 하부 전극을 형성함으로써, 하부 전극, 제1 및 제2 변형층, 그리고 제1 및 제2 상부 전극을 포함하는 액츄에이터를 형성하고, 상기 제1층을 패터닝하여 지지 수단을 형성한 후 상기 지지 수단 및 상기 액츄에이터의 상부에 제2 희생층을 형성하고, 상기 액츄에이터의 상부에 거울을 형성한다.In order to achieve the object of the present invention described above, the present invention provides a first active layer on top of the active matrix after forming an active matrix including a first metal layer having a MOS transistor embedded therein and extending from a drain of the transistor. A sacrificial layer is formed and patterned. A first layer, a lower electrode layer, a second layer, and an upper electrode layer are sequentially formed on the first sacrificial layer, and the upper electrode layer is patterned to form first and second upper electrodes, followed by patterning the second layer. During the formation of the first and second strained layers, polymers generated by the reaction of the etching gas with the constituent materials of the second layer are removed using an O 2 cleaning method. Thereafter, the lower electrode layer is patterned to form a lower electrode, thereby forming an actuator including a lower electrode, first and second strained layers, and first and second upper electrodes, and patterning the first layer to support the support means. After forming, a second sacrificial layer is formed on the support means and the actuator, and a mirror is formed on the actuator.

본 발명에 따른 박막형 광로 조절 장치의 제조 방법에 의하면, 제2층을 패터닝하여 제1 및 제2 변형층을 형성하는 동안, 에칭 가스로 사용된 아르곤/트리 플루오로 메탄 가스와 제2층의 구성 물질과의 반응으로 인해 발생된 탄화 수소계 고분자들을 산소 세정 방법을 이용하여 제거함으로써, 제2층을 소정의 형상으로 정확하게 패터닝할 수 있으므로 액츄에이터의 구동 특성을 향상시킬 수 있고, 발생된 고분자들이 액티브 매트릭스 상에 잔류하는 것을 방지하여 지지 요소가 액티브 매트릭스 상에 부착되어 신호가 인가되어도 지지 요소 상의 액츄에이터가 구동하지 않게 되는 현상인 화소의 포인트 결함을 방지할 수 있다.According to the manufacturing method of the thin film type optical path adjusting device according to the present invention, the second layer is patterned to form the first and second strained layers, and the structure of the argon / trifluoro methane gas and the second layer used as the etching gas. By removing the hydrocarbon-based polymers generated by the reaction with the material by using an oxygen cleaning method, the second layer can be accurately patterned into a predetermined shape, thereby improving the driving characteristics of the actuator, and the generated polymers are active It can be prevented from remaining on the matrix to prevent point defects of the pixel, which is a phenomenon in which the support element is attached on the active matrix and the actuator on the support element does not drive even when a signal is applied.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치를 상세하게 설명한다.Hereinafter, a thin film type optical path adjusting apparatus according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 박막형 광로 조절 장치의 사시도를 도시한 것이며, 도 5는 도 4의 장치를 B1-B2선으로 자른 단면도를 도시한 것이고, 도 6은 도 4의 장치를 C1-C2선으로 자른 단면도를 도시한 것이다.4 is a perspective view of a thin film type optical path control apparatus according to the present invention, FIG. 5 is a cross-sectional view of the apparatus of FIG. 4 taken along line B 1 -B 2 , and FIG. 6 is a C 1 apparatus of FIG. 4. -C 2 is a cross-sectional view cut along the line.

도 4 및 도 5를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는 액티브 매트릭스(100), 액티브 매트릭스(100)의 상부에 형성된 지지 요소(175), 지지 요소(175)의 상부에 형성된 액츄에이터(210), 그리고 액츄에이터(210)의 상부에 형성된 거울(260)을 포함한다.4 and 5, the thin film type optical path adjusting device according to the present invention includes an active matrix 100, a support element 175 formed on the active matrix 100, and an actuator formed on the support element 175. 210, and a mirror 260 formed on the actuator 210.

액티브 매트릭스(100)는, M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(120)가 내장된 기판(101), P-MOS 트랜지스터(120)의 드레인(105) 및 소오스(110)로부터 연장되어 기판(101)의 상부에 형성된 제1 금속층(135), 제1 금속층(135)의 상부에 형성된 제1 보호층(140), 제1 보호층(140)의 상부에 형성된 제2 금속층(145), 제2 금속층(145)의 상부에 형성된 제2 보호층(150), 그리고 제2 보호층(150)의 상부에 형성된 식각 방지층(155)을 포함한다.The active matrix 100 includes a substrate 101 having M × N (M, where N is a natural number) P-MOS transistors 120, a drain 105 of the P-MOS transistors 120, and a source 110. Extending from the first metal layer 135 formed on the substrate 101, the first protective layer 140 formed on the first metal layer 135, and the second metal layer formed on the first protective layer 140. 145, a second passivation layer 150 formed on the second metal layer 145, and an etch stop layer 155 formed on the second passivation layer 150.

제1 금속층(135)은 제1 신호(화상 신호)를 전달하기 위하여 P-MOS 트랜지스터(120)의 드레인(105)으로부터 연장되는 드레인 패드를 포함하며, 제2 금속층(145)은 티타늄층 및 질화티타늄층으로 이루어진다.The first metal layer 135 includes a drain pad extending from the drain 105 of the P-MOS transistor 120 to transmit a first signal (image signal), and the second metal layer 145 includes a titanium layer and nitride. It consists of a titanium layer.

도 4 내지 6을 참조하면, 지지 요소(175)는 지지 라인(174), 지지층(170), 제1 앵커(171) 및 제2 앵커들(172a, 172b)을 포함한다. 지지 라인(174) 및 지지층(170)은 제1 에어 갭(165)을 개재하여 식각 방지층(155)의 상부에 수평하게 형성된다. 지지 라인(174) 상에는 공통 전극선(240)이 형성되며 지지 라인(174)은 이러한 공통 전극선(240)을 지지하는 기능을 수행한다.4 through 6, the support element 175 includes a support line 174, a support layer 170, a first anchor 171, and second anchors 172a, 172b. The support line 174 and the support layer 170 are horizontally formed on the etch stop layer 155 through the first air gap 165. The common electrode line 240 is formed on the support line 174, and the support line 174 serves to support the common electrode line 240.

지지층(170)은 사각 고리의 형상, 바람직하게는 직사각 고리의 형상을 갖고 지지 라인(174)과 동일 평면상에서 직교하는 방향을 따라 지지 라인(174)과 일체로 형성된다. 상기 사각 고리의 형상을 갖는 지지층(170) 중 지지 라인(174)과 직교하는 방향으로 수평하게 연장된 2개의 암들 사이의 하부에는 제1 앵커(171)가 상기 2개의 암들과 일체로 형성되어 식각 방지층(155)에 부착되며, 상기 2개의 암들의 외측 하부에는 2개의 제2 앵커들(172a, 172b)이 상기 2개의 암들과 일체로 형성되어 식각 방지층(155)에 부착된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각 상자의 형상을 갖는다.The support layer 170 has the shape of a rectangular ring, preferably a rectangular ring, and is integrally formed with the support line 174 along a direction orthogonal to the support line 174 in the same plane. A first anchor 171 is integrally formed with the two arms and etched in a lower portion between two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170 having the shape of a square ring. Attached to the barrier layer 155, two second anchors 172a and 172b may be integrally formed with the two arms and attached to the etch barrier layer 155 at the outer bottom of the two arms. The first anchor 171 and the second anchors 172a and 172b each have the shape of a rectangular box.

지지층(170)은 제1 앵커(171)에 의해 중앙부가 지지되며 제2 앵커들(172a, 172b)에 의하여 양측부가 지지되어, 지지층(170) 및 앵커들(171, 172a, 172b)의 단면은 도 5에 도시한 바와 같이 'T'자의 형상을 갖는다.The support layer 170 is centrally supported by the first anchor 171 and both sides are supported by the second anchors 172a and 172b, so that the cross-sections of the support layer 170 and the anchors 171, 172a and 172b As shown in FIG. 5, it has a 'T' shape.

제1 앵커(171)는 식각 방지층(155) 중 아래에 제1 금속층(135)의 드레인 패드가 형성된 부분 상에 형성된다. 제1 앵커(171)의 중앙부에는 식각 방지층(155), 제2 보호층(150), 제2 금속층(145)의 홀(도시되지 않음) 및 제1 보호층(140)을 통하여 제1 금속층(135)의 드레인 패드까지 비어 홀(270)이 형성된다.The first anchor 171 is formed on a portion in which the drain pad of the first metal layer 135 is formed below the etch stop layer 155. In the central portion of the first anchor 171, the first metal layer may be formed through the etch stop layer 155, the second passivation layer 150, the holes (not shown) of the second metal layer 145, and the first passivation layer 140. The via hole 270 is formed to the drain pad of 135.

액츄에이터(210)는 지지층(170)의 상부에 거울상의 'ㄷ'자의 형상을 갖고 형성된다. 액츄에이터(210)는 하부 전극(180), 제1 변형층(190), 제2 변형층(191), 제1 상부 전극(200) 그리고 제2 상부 전극(201)을 포함한다. 하부 전극(180)은 지지 라인(174)에 대하여 소정의 거리만큼 이격된 거울상의 'ㄷ'자의 형상을 가지며, 하부 전극(180)의 일측에는 제1 앵커(171)를 향하여 계단형으로 돌출부들이 서로 대응하여 형성된다. 하부 전극(180)의 돌출부들은 각기 제1 앵커(171)에 형성된 비어 홀(270)의 주위까지 연장된다. 비어 컨택(280)은 드레인 패드(도시되지 않음)로부터 비어 홀(270)을 통하여 하부 전극(180)의 돌출부까지 형성되어 드레인 패드와 하부 전극(180)을 전기적으로 연결한다.The actuator 210 is formed to have a mirror-shaped 'c' shape on the support layer 170. The actuator 210 includes a lower electrode 180, a first strained layer 190, a second strained layer 191, a first upper electrode 200, and a second upper electrode 201. The lower electrode 180 has a mirror-shaped 'c' shape spaced apart from the support line 174 by a predetermined distance, and protruding portions are stepped toward the first anchor 171 on one side of the lower electrode 180. Are formed corresponding to each other. Protrusions of the lower electrode 180 extend to the periphery of the via hole 270 formed in the first anchor 171, respectively. The via contact 280 is formed from the drain pad (not shown) to the protrusion of the lower electrode 180 through the via hole 270 to electrically connect the drain pad and the lower electrode 180.

하부 전극(180)의 2개의 암들은 각기 직사각 평판의 형상을 가지며, 제1 및 제2 변형층(190, 191)은 각기 하부 전극(180)의 2개의 암들보다 좁은 면적의 직사각 평판의 형상을 갖고 하부 전극(180)의 2개의 암들의 상부에 형성된다. 또한, 제1 및 제2 상부 전극(200, 201)은 각기 제1 및 제2 변형층(190, 191)보다 좁은 면적의 직사각 평판의 형상을 갖고 제1 및 제2 변형층(190, 191)의 상부에 형성된다.The two arms of the lower electrode 180 each have a shape of a rectangular plate, and the first and second deformable layers 190 and 191 each have a shape of a rectangular plate having a smaller area than the two arms of the lower electrode 180. And is formed on top of the two arms of the lower electrode 180. In addition, the first and second upper electrodes 200 and 201 have a shape of a rectangular flat plate having a smaller area than the first and second deformable layers 190 and 191, respectively, and the first and second deformable layers 190 and 191. It is formed at the top of the.

제1 상부 전극(200)의 일측으로부터 제1 변형층(190) 및 하부 전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)이 형성되며, 제1 상부 전극(200)의 일측으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 공통 전극선(240)까지 제1 상부 전극 연결 부재(230)가 형성된다. 제1 상부 전극 연결 부재(230)는 제1 상부 전극(200)과 공통 전극선(240)을 서로 연결하며, 제1 절연층(220)은 제1 상부 전극(200)과 하부 전극(180)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.The first insulating layer 220 is formed from one side of the first upper electrode 200 to a part of the support layer 170 through the first deforming layer 190 and the lower electrode 180, and the first upper electrode 200. The first upper electrode connecting member 230 is formed from one side of the first insulating layer 220 and the support layer 170 to the common electrode line 240. The first upper electrode connection member 230 connects the first upper electrode 200 and the common electrode line 240 to each other, and the first insulating layer 220 may include the first upper electrode 200 and the lower electrode 180. They are connected to each other to prevent electrical shorts.

또한, 제2 상부 전극(201)의 일측으로부터 제2 변형층(191) 및 하부 전극(180)을 통하여 지지층(170)의 일부까지 제2 절연층(221)이 형성된다. 제2 상부 전극(201)의 일측으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 공통 전극선(240)까지 제2 상부 전극 연결 부재(231)가 형성된다. 제2 절연층(221) 및 제2 상부 전극 연결 부재(231)는 각기 제1 절연층(220) 및 제1 상부 전극 연결 부재(230)와 나란하게 형성된다. 제2 상부 전극 연결 부재(231)는 제2 상부 전극(201)과 공통 전극선(240)을 서로 연결하며, 제2 절연층(221)은 제2 상부 전극(201)과 하부 전극(180)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.In addition, a second insulating layer 221 is formed from one side of the second upper electrode 201 to a part of the support layer 170 through the second deforming layer 191 and the lower electrode 180. The second upper electrode connection member 231 is formed from one side of the second upper electrode 201 to the common electrode line 240 through a portion of the second insulating layer 221 and the support layer 170. The second insulating layer 221 and the second upper electrode connecting member 231 are formed to be parallel to the first insulating layer 220 and the first upper electrode connecting member 230, respectively. The second upper electrode connecting member 231 connects the second upper electrode 201 and the common electrode line 240 to each other, and the second insulating layer 221 is formed by the second upper electrode 201 and the lower electrode 180. They are connected to each other to prevent electrical shorts.

거울상의 'ㄷ'자형의 하부 전극(180) 중 제1 및 상부 전극(200, 201)이 형성되지 않은 부분, 즉 지지 라인(174)에 대하여 나란하게 형성된 부분에는 거울(260)을 지지하는 포스트(250)가 형성된다. 거울(260)은 포스트(250)에 의하여 중앙부가 지지되며 양측부가 제2 에어 갭(310)을 개재하여 액츄에이터(210)의 상부에 수평하게 형성된다. 거울(260)은 광원(도시되지 않음)으로부터 입사되는 광을 소정의 각도로 반사하는 역할을 한다.Posts for supporting the mirror 260 in the mirror-shaped 'c'-shaped lower electrode 180 where the first and upper electrodes 200 and 201 are not formed, that is, formed side by side with respect to the support line 174. 250 is formed. The mirror 260 is supported at the center portion by the post 250, and both sides thereof are horizontally formed on the upper portion of the actuator 210 via the second air gap 310. The mirror 260 serves to reflect light incident from a light source (not shown) at a predetermined angle.

이하 본 발명에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.

도 7a 내지 도 7g는 도 5 및 도 6에 도시한 장치의 제조 방법을 설명하기 위한 도면들이다. 도 7a 내지 도 7g에 있어서, 도 5 및 도 6과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.7A to 7G are diagrams for describing a method of manufacturing the apparatus shown in FIGS. 5 and 6. In Figs. 7A to 7G, the same reference numerals are used for the same members as Figs. 5 and 6.

도 7a를 참조하면, n형으로 도핑된 실리콘 웨이퍼인 기판(101)을 준비한 후, 통상의 소자 분리 공정인 실리콘 부분 산화법(LOCOS)을 이용하여 기판(101)에 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막(125)을 형성한다. 이어서, 상기 액티브 영역의 상부에 불순물이 도핑된 폴리실리콘과 같은 도전 물질로 이루어진 게이트(115)를 형성한 후, 이온 주입 공정을 이용하여 p+소오스(110) 및 드레인(105)을 형성함으로써, 기판(101)에 M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(120)를 형성한다.Referring to FIG. 7A, after preparing a substrate 101, which is an n-type doped silicon wafer, using the silicon partial oxidation method (LOCOS), which is a conventional device isolation process, the active region and the field region are divided on the substrate 101. The device isolation layer 125 is formed. Subsequently, after forming the gate 115 made of a conductive material such as polysilicon doped with impurities on the active region, the p + source 110 and the drain 105 are formed by using an ion implantation process. M × N (M and N are natural numbers) P-MOS transistors 120 are formed on the substrate 101.

P-MOS 트랜지스터(120)가 형성된 결과물의 상부에 산화물로 이루어진 절연막(130)을 형성한 후, 사진 식각 방법을 사용하여 소오스(110) 및 드레인(105)의 일측 상부를 각각 노출시키는 홀(도시되지 않음)을 형성한다. 이어서, 상기 홀이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(135)을 증착한 후 제1 금속층(135)을 사진 식각 방법으로 패터닝한다. 이와 같이 패터닝된 제1 금속층(135)은, P-MOS 트랜지스터(120)의 드레인(105)으로부터 지지층(170)을 지지하는 제1 앵커(171)까지 연장되는 드레인 패드를 포함한다.After the insulating film 130 made of oxide is formed on the upper part of the resultant P-MOS transistor 120 is formed, a hole for exposing the upper portion of one side of the source 110 and the drain 105, respectively, by using a photolithography method. Not formed). Subsequently, the first metal layer 135 made of titanium, titanium nitride, tungsten, nitride, or the like is deposited on the resultant hole, and the first metal layer 135 is patterned by a photolithography method. The first metal layer 135 patterned as described above includes a drain pad extending from the drain 105 of the P-MOS transistor 120 to the first anchor 171 supporting the support layer 170.

제1 금속층(135) 및 기판(101)의 상부에는 제1 보호층(140)이 형성된다. 제1 보호층(140)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법으로 약 8000Å 정도의 두께를 갖도록 형성한다. 제1 보호층(140)은 후속하는 공정의 영향으로 인하여 P-MOS 트랜지스터(120)가 내장된 기판(101)이 손상을 입게 되는 것을 방지한다.The first passivation layer 140 is formed on the first metal layer 135 and the substrate 101. The first passivation layer 140 is formed of a silicate glass (PSG) to have a thickness of about 8000 kPa by chemical vapor deposition (CVD). The first protective layer 140 prevents the substrate 101 having the P-MOS transistor 120 from being damaged due to a subsequent process.

제1 보호층(140)의 상부에는 제2 금속층(145)이 형성된다. 제2 금속층(145)은 티타늄을 스퍼터링 방법을 사용하여 약 300Å 정도의 두께로 티타늄층을 형성한 후, 상기 티타늄층의 상부에 질화티타늄을 물리 기상 증착 방법(PVD)을 사용하여 약 1200Å 정도의 두께를 갖는 질화티타늄층을 형성함으로써 완성된다. 제2 금속층(145)은 광원으로부터 입사되는 광이 거울(260)뿐만 아니라, 거울(260)이 덮고 있는 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(100)에 광전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 이어서, 제2 금속층(145) 중 후속 공정에서 비어 홀(270)이 형성될 부분, 즉 그 아래에 제1 금속층(135)의 드레인 패드가 형성되어 있는 부분을 식각하여 제2 금속층(145)에 홀(도시되지 않음)을 형성한다.The second metal layer 145 is formed on the first protective layer 140. The second metal layer 145 forms a titanium layer having a thickness of about 300 kW using a sputtering method of titanium, and then uses titanium nitride on the top of the titanium layer by about 1200 kW using a physical vapor deposition method (PVD). It is completed by forming a titanium nitride layer having a thickness. Since the light incident from the light source is incident on the second metal layer 145 not only the mirror 260 but also a portion other than the portion covered by the mirror 260, photocurrent flows through the active matrix 100, causing the device to malfunction. To prevent them. Subsequently, a portion of the second metal layer 145 in which the via hole 270 is to be formed in a subsequent process, that is, a portion in which the drain pad of the first metal layer 135 is formed is etched into the second metal layer 145. Form a hole (not shown).

제2 금속층(145)의 상부에는 제2 보호층(150)이 적층된다. 제2 보호층(150)은 인 실리케이트 유리(PSG)를 화학 기상 증착 방법을 사용하여 약 2000Å 정도의 두께를 갖도록 형성한다. 제2 보호층(150)은 후속하는 공정 동안 기판(101) 및 기판(101) 상에 형성된 상기 결과물들이 손상을 입는 것을 방지한다.The second passivation layer 150 is stacked on the second metal layer 145. The second passivation layer 150 is formed to have a thickness of about 2000 kPa by using the silicate glass (PSG) chemical vapor deposition method. The second protective layer 150 prevents the substrate 101 and the resulting products formed on the substrate 101 from being damaged during subsequent processing.

제2 보호층(150)의 상부에는 식각 방지층(155)이 적층된다. 식각 방지층(155)은 제2 보호층(150) 및 액티브 매트릭스(100) 상의 결과물들이 후속되는 식각 공정으로 인하여 식각되는 것을 방지한다. 식각 방지층(155)은 산화규소(SiO2) 또는 오산화인(P2O5) 등의 저온 산화물(LTO)로 이루어진다. 식각 방지층(155)은 저압 화학 기상 증착(LPCVD) 방법을 사용하여 약 350∼450℃ 정도의 온도에서 약 0.2∼0.8㎛ 정도의 두께를 갖도록 형성한다. 따라서, 기판(101), 제1 금속층(135), 제1 보호층(140), 제2 금속층(145), 제2 보호층(150) 및 식각 방지층(155)을 포함하는 액티브 매트릭스(100)가 완성된다.An etch stop layer 155 is stacked on the second passivation layer 150. The etch stop layer 155 prevents the results on the second passivation layer 150 and the active matrix 100 from being etched due to the subsequent etching process. The etch stop layer 155 is made of low temperature oxide (LTO) such as silicon oxide (SiO 2 ) or phosphorus pentoxide (P 2 O 5 ). The etch stop layer 155 is formed to have a thickness of about 0.2 to 0.8 μm at a temperature of about 350 to 450 ° C. using a low pressure chemical vapor deposition (LPCVD) method. Accordingly, the active matrix 100 including the substrate 101, the first metal layer 135, the first protective layer 140, the second metal layer 145, the second protective layer 150, and the etch stop layer 155. Is completed.

식각 방지층(155)의 상부에는 제1 희생층(160)이 적층된다. 제1 희생층(160)은 액츄에이터(210)를 구성하는 박막들의 적층을 용이하게 하는 기능을 수행한다. 제1 희생층(160)은 폴리실리콘을 약 500℃ 이하의 온도에서 저압 화학 기상 증착(LPCVD) 방법을 사용하여 약 2.0∼3.0㎛ 정도의 두께를 갖도록 형성한다. 이어서, 제1 희생층(160)의 표면을 화학 기계적 연마(CMP) 방법을 이용하여 연마함으로써 제1 희생층(160)이 약 1.1㎛ 정도의 두께를 갖도록 그 표면을 평탄화시킨다.The first sacrificial layer 160 is stacked on the etch stop layer 155. The first sacrificial layer 160 serves to facilitate stacking of the thin films constituting the actuator 210. The first sacrificial layer 160 is formed to have a thickness of about 2.0 to 3.0 μm by using low pressure chemical vapor deposition (LPCVD) at a temperature of about 500 ° C. or less. Subsequently, the surface of the first sacrificial layer 160 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer 160 to have a thickness of about 1.1 μm.

도 7b는 제1 희생층(160)을 패터닝한 상태를 나타내는 평면도이다. 도 7a 및 도 7b를 참조하면, 제1 희생층(160)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층(160) 중 아래에 제2 금속층(145)의 홀이 형성된 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각 방지층(155)의 일부를 노출시킴으로써, 후에 형성되는 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)이 형성될 위치를 만든다. 따라서, 식각 방지층(155)이 소정의 거리만큼 이격된 3개의 사각형의 형상으로 노출된다. 이어서, 상기 제1 포토레지스트를 제거한다.7B is a plan view illustrating a state in which the first sacrificial layer 160 is patterned. 7A and 7B, after applying and patterning a first photoresist (not shown) on the first sacrificial layer 160, the first sacrificial layer (using the first photoresist as a mask) The first anchor supporting the support layer 170 formed later by etching the portion of the second metal layer 145 formed below and the portions adjacent to both sides thereof by etching to expose a portion of the etch stop layer 155. 171 and the second anchors 172a and 172b are formed. Thus, the etch stop layer 155 is exposed in the shape of three squares spaced apart by a predetermined distance. Subsequently, the first photoresist is removed.

도 7c를 참조하면, 제1층(169)은 상기와 같이 사각형으로 노출된 식각 방지층(155)의 상부 및 제1 희생층(160)의 상부에 적층된다. 제1층(169)은 질화물과 같은 경질의 물질을 저압 화학 기상 증착(LPCVD) 방법으로 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 상기 제1층(169)은 후에 지지 요소(175)로 패터닝된다.Referring to FIG. 7C, the first layer 169 is stacked on the upper portion of the etch stop layer 155 and the first sacrificial layer 160 exposed in a quadrangle as described above. The first layer 169 is formed to have a thickness of about 0.1 to 1.0 μm of a hard material such as nitride by low pressure chemical vapor deposition (LPCVD). The first layer 169 is later patterned with a support element 175.

하부 전극층(179)은 제1층(179)의 상부에 적층된다. 하부 전극층(179)은 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 하부 전극층(179)은 후에 외부로부터 제1 신호(화상 신호)가 인가되며 거울상의 'ㄷ'자의 형상을 갖는 하부 전극(180)으로 패터닝된다.The lower electrode layer 179 is stacked on top of the first layer 179. The lower electrode layer 179 has a thickness of about 0.1 to 1.0 μm by sputtering or chemical vapor deposition using a metal having an electrical conductivity such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta). Form to have. The lower electrode layer 179 is later applied with a first signal (image signal) from the outside and patterned into a lower electrode 180 having a mirror-shaped 'c' shape.

상기 하부 전극층(179)의 상부에는 PZT 또는 PLZT 등의 압전 물질로 이루어진 제2층(189)이 적층된다. 바람직하게는, 상기 제2층(189)은 졸-겔법으로 제조된 PZT를 스핀 코팅하여 약 0.4㎛ 정도의 두께를 가지도록 형성한다. 이어서, 상기 제2층(189)을 구성하는 압전 물질을 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 제2층(189)은 후에 제1 상부 전극(200)과 하부 전극(180) 사이에 발생하는 제1 전기장에 의하여 변형을 일으키는 제1 변형층(190) 및 제2 상부 전극(210)과 하부 전극(180) 사이에 발생하는 제2 전기장에 의하여 변형을 일으키는 제2 변형층(191)으로 패터닝된다.A second layer 189 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode layer 179. Preferably, the second layer 189 is formed by spin coating PZT prepared by the sol-gel method to have a thickness of about 0.4 μm. Subsequently, the piezoelectric material constituting the second layer 189 is subjected to heat treatment by a rapid heat treatment (RTA) method to perform phase change. The second layer 189 is later formed with the first strained layer 190 and the second upper electrode 210 and the lower portion which are deformed by a first electric field generated between the first upper electrode 200 and the lower electrode 180. It is patterned into a second strained layer 191 causing strain by a second electric field generated between the electrodes 180.

상부 전극층(199)은 제2층(189)의 상부에 적층된다. 상부 전극층(199)은 백금, 탄탈륨, 은 또는 백금-탄탈륨 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 갖게 형성한다. 상부 전극층(199)은 후에 제2 신호(바이어스 신호)가 각기 인가되며 소정의 거리만큼 이격되는 제1 상부 전극(200) 및 제2 상부 전극(201)으로 패터닝된다.The upper electrode layer 199 is stacked on top of the second layer 189. The upper electrode layer 199 is formed of a metal having electrical conductivity such as platinum, tantalum, silver, or platinum-tantalum to have a thickness of about 0.1 to 1.0 μm using a sputtering method or a chemical vapor deposition method. The upper electrode layer 199 is later patterned with a first upper electrode 200 and a second upper electrode 201, each of which is applied with a second signal (bias signal) and spaced apart by a predetermined distance.

도 7d를 참조하면, 상부 전극층(199)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제2 포토레지스트를 마스크로 이용하여 상부 전극층(199)을 각기 사각 평판의 형상, 바람직하게는 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 이격되어 나란하게 형성된 제1 상부 전극(200) 및 제2 상부 전극(201)으로 패터닝한다. 제1 및 제2 상부 전극(200, 201)에는 각기 외부로부터 후에 형성되는 공통 전극선(240)을 통하여 제2 신호가 인가된다. 이어서, 상기 제2 포토레지스트를 제거한다.Referring to FIG. 7D, after applying and patterning a second photoresist (not shown) on the upper electrode layer 199, each of the upper electrode layers 199 may be a rectangular flat plate using the second photoresist as a mask. The first upper electrode 200 and the second upper electrode 201 have a shape of, preferably, a rectangular flat plate, and are spaced apart by a predetermined distance from each other. The second signal is applied to the first and second upper electrodes 200 and 201 through the common electrode line 240 formed later from the outside, respectively. Subsequently, the second photoresist is removed.

계속하여, 제2층(189)을 패터닝하여 각기 직사각 평판의 형상을 가지며, 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 및 제2 변형층(190, 191)을 형성한다. 본 발명에 있어서, 상기 제2층(189)을 패터닝하는 단계는, 일차로 아르곤/트리플루오로메탄(Ar/CHF3) 가스를 사용하여 메인 에칭 단계(main etch step)를 실시한 다음, 이차로 역시 아르곤/트리플루오로메탄(Ar/CHF3) 가스를 사용하여 오버 에칭 단계(over etch step)를 실시하는 두 개의 단계로 이루어진다. 이 때, 상기 메인 에칭 단계 및 상기 오버 에칭 단계에서, 상기 아르곤/트리플루오로메탄 에칭 가스와 제2층(189)의 구성 물질과의 반응으로 인하여 탄소-수소계 고분자(Polymer)들이 발생하게 된다. 본 발명에서는 상기 고분자들을 산소 가스를 사용하여 제거하는 산소 세정(O2cleaning) 방법으로 고분자들이 발생하는 매 단계, 즉 상기 메인 에칭 단계 및 상기 오버 에칭 단계마다 발생되는 고분자들을 제거한다. 따라서, 제2층(189)을 제1 및 제2 변형층(190, 191)으로 패터닝하는 동안, 항상 상기 에칭 가스 및 제2층(189)을 구성하는 물질로부터 발생하는 고분자들이 제거된 환경을 유지할 수 있어, 제1 및 제2 변형층(190, 191)이 원하는 형상의 안정적인 구조를 갖도록 패터닝될 수 있으므로 액츄에이터(210)의 구동 특성을 향상시킬 수 있다.Subsequently, the second layer 189 is patterned to form first and second deformed layers 190 and 191, each having a shape of a rectangular flat plate and separated by a predetermined distance from each other. In the present invention, the patterning of the second layer 189 may be performed by first performing a main etch step using argon / trifluoromethane (Ar / CHF 3 ) gas, and then, It is also composed of two steps of performing an over etch step using argon / trifluoromethane (Ar / CHF 3 ) gas. At this time, in the main etching step and the over etching step, carbon-hydrogen polymers are generated due to the reaction between the argon / trifluoromethane etching gas and the constituent material of the second layer 189. . In the present invention, the polymers are removed in every step in which the polymers are generated, that is, in the main etching step and the over-etching step, by an O 2 cleaning method of removing the polymers using oxygen gas. Accordingly, while patterning the second layer 189 into the first and second strained layers 190 and 191, the environment in which the polymers generated from the etching gas and the material constituting the second layer 189 are always removed is removed. Since the first and second deformable layers 190 and 191 may be patterned to have a stable structure having a desired shape, the driving characteristics of the actuator 210 may be improved.

또한, 상기 발생된 고분자들이 액티브 매트릭스 (100)상에 잔류하는 것을 방지하여 지지 요소(175)가 액티브 매트릭스(100) 상에 부착되어 신호가 인가되어도 지지 요소(175) 상의 액츄에이터(210)가 구동하지 않게 되는 현상인 화소의 포인트 결함을 방지할 수 있다.In addition, the generated polymers are prevented from remaining on the active matrix 100 so that the support element 175 is attached to the active matrix 100 so that the actuator 210 on the support element 175 is driven even when a signal is applied. The point defect of the pixel which is a phenomenon which is not made can be prevented.

도 4에 도시한 바와 같이 제1 및 제2 변형층(190, 191)은 각기 제1 및 제2 상부 전극(200, 201)보다 약간 넓은 직사각 평판의 형상을 갖도록 패터닝된다.As shown in FIG. 4, the first and second strained layers 190 and 191 are patterned to have a rectangular plate shape slightly wider than the first and second upper electrodes 200 and 201, respectively.

이어서, 상부 전극층(199)을 패터닝하는 방법과 동일한 방법으로 하부 전극층(179)을 패터닝하여 후에 형성되는 지지 라인(174)에 대하여 거울상의 'ㄷ'자의 형상을 가지며, 제1 앵커(171)를 향하여 계단형으로 형성된 돌출부를 갖는 하부 전극(180)을 형성한다. 이 경우, 하부 전극(180)의 2개의 암들은 각기 제1 및 제2 변형층(190, 191)보다 넓은 면적의 직사각 평판의 형상을 갖는다.Subsequently, the lower electrode layer 179 is patterned in the same manner as the patterning of the upper electrode layer 199 to have a mirror-shaped 'c' shape for the support line 174 formed later, and the first anchor 171 may be formed. Toward the bottom electrode 180 having a protrusion formed in a stepped manner. In this case, the two arms of the lower electrode 180 have the shape of a rectangular flat plate having a larger area than the first and second deforming layers 190 and 191, respectively.

또한, 하부 전극층(179)을 패터닝할 때, 상기 제1층(169)의 일측 상부에 하부 전극(180)과는 수직한 방향으로 공통 전극선(240)이 하부 전극(180)과 동시에 형성된다. 공통 전극선(240)은 후에 형성되는 지지 라인(174)의 상부에 하부 전극(180)과 소정의 거리만큼 이격되어 형성된다. 따라서, 제1 및 제2 상부 전극(200, 201), 제1 및 제2 변형층(190, 191), 그리고 하부 전극(180)을 포함하는 액츄에이터(210)가 완성된다.In addition, when the lower electrode layer 179 is patterned, the common electrode line 240 is simultaneously formed with the lower electrode 180 in a direction perpendicular to the lower electrode 180 on one side of the first layer 169. The common electrode line 240 is formed to be spaced apart from the lower electrode 180 by a predetermined distance on the support line 174 formed later. Accordingly, the actuator 210 including the first and second upper electrodes 200 and 201, the first and second strained layers 190 and 191, and the lower electrode 180 is completed.

계속하여, 제1층(169)을 패터닝하여 지지층(170), 지지 라인(174), 제1 앵커(171) 그리고 제2 앵커들(172a, 172b)을 포함하는 지지 요소(175)를 형성한다. 이 때, 제1층(169) 중 상기 3개의 사각형으로 노출된 식각 방지층(155)에 접촉되는 부분 중 양측부는 제2 앵커들(172a, 172b)이 되며, 중앙부는 제1 앵커(171)가 된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각 상자의 형상을 가지며, 제1 앵커(171)의 아래에는 제2 금속층(145)의 홀 및 제1 금속층(135)의 드레인 패드가 형성되어 있다.Subsequently, the first layer 169 is patterned to form a support element 175 comprising a support layer 170, a support line 174, a first anchor 171 and second anchors 172a, 172b. . At this time, both sides of the portion of the first layer 169 contacting the etch stop layer 155 exposed in the three quadrangles are second anchors 172a and 172b, and the center portion of the first anchor 171 is do. The first anchor 171 and the second anchors 172a and 172b each have a rectangular box shape, and a hole of the second metal layer 145 and a hole of the first metal layer 135 are disposed below the first anchor 171. A drain pad is formed.

제1 및 제2 상부 전극(200, 201)은 각기 지지층(170) 중 지지 라인(174)과 직교하는 방향으로 수평하게 연장된 2개의 암들의 상부에 서로 나란하게 형성된다. 따라서, 제1 앵커(171)는 하부 전극(180) 사이의 하부에 형성되며, 제2 앵커들(172a, 172b)은 각기 하부 전극(180)의 외측 하부에 형성된다.The first and second upper electrodes 200 and 201 are formed parallel to each other on top of two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170, respectively. Accordingly, the first anchor 171 is formed below the lower electrode 180, and the second anchors 172a and 172b are formed below the outer electrode 180, respectively.

도 7e를 참조하면, 지지층(170) 및 지지 라인(174)을 포함하는 지지 요소(175)의 상부 및 액츄에이터(210)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 지지 라인(174) 상에 형성된 공통 전극선(240)으로부터 제1 상부 전극(200) 및 제2 상부 전극(201)의 일부를 노출시킨다. 이 때, 제1 앵커(171)로부터 하부 전극(180)의 돌출부들까지도 함께 노출된다.Referring to FIG. 7E, a third photoresist (not shown) is applied on top of the actuator 210 and the top of the support element 175 including the support layer 170 and the support line 174 and patterned to support it. A portion of the first upper electrode 200 and the second upper electrode 201 are exposed from the common electrode line 240 formed on the line 174. At this time, even the protrusions of the lower electrode 180 are exposed together from the first anchor 171.

이어서, 상기 노출된 부분에 아몰퍼스(amorphous) 실리콘 또는 저온 산화물인 산화규소(SiO2) 또는 오산화인(P2O5) 등을 증착하고 이를 패터닝함으로써, 제1 상부 전극(200)의 일부로부터 제1 변형층(190) 및 하부 전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)을 형성하고, 동시에 제2 상부 전극(201)의 일부로부터 제2 변형층(191) 및 하부 전극(180)을 통하여 지지층(170)의 일부까지 제2 절연층(221)을 형성한다. 제1 절연층(220) 및 제2 절연층(221)은 저압 화학 기상 증착 방법(LPCVD) 방법을 사용하여 각기 약 0.2∼0.4㎛ 정도, 바람직하게는 0.3㎛ 정도의 두께를 갖도록 형성한다.Subsequently, by depositing and patterning amorphous silicon or silicon oxide (SiO 2 ) or phosphorus pentoxide (P 2 O 5 ), which is a low temperature oxide, on the exposed portion, a portion of the first upper electrode 200 may be formed. The first insulating layer 220 is formed to a part of the support layer 170 through the first strained layer 190 and the lower electrode 180, and at the same time, the second strained layer 191 is removed from a part of the second upper electrode 201. And a second insulating layer 221 to a part of the support layer 170 through the lower electrode 180. The first insulating layer 220 and the second insulating layer 221 are formed to have a thickness of about 0.2 to 0.4 μm, preferably about 0.3 μm, respectively, using a low pressure chemical vapor deposition (LPCVD) method.

도 7f는 비어 컨택(280)을 형성한 상태를 나타낸 도면이다. 도 7e 및 7f를 참조하면, 아래에 제2 금속층(145)의 홀 및 제1 금속층(135)의 드레인 패드가 형성된 부분인 제1 앵커(171)의 중앙으로부터 제1 앵커(171), 식각 방지층(155), 제2 보호층(150) 및 제1 보호층(140)을 식각하여 드레인 패드까지 비어 홀(270)을 형성한 후, 드레인 패드로부터 비어 홀(270)을 통하여 하부 전극(180)의 돌출부들까지 비어 컨택(280)을 형성한다. 이와 동시에, 제1 상부 전극(200)으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 공통 전극선(240)까지 제1 상부 전극 연결 부재(230)와 제2 상부 전극(201)으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 공통 전극선(240)까지 제2 상부 전극 연결 부재(231)가 형성된다.7F is a view illustrating a state in which a via contact 280 is formed. 7E and 7F, the first anchor 171 and the etch stop layer from the center of the first anchor 171, which is a portion where the hole of the second metal layer 145 and the drain pad of the first metal layer 135 are formed below. 155, the second protective layer 150, and the first protective layer 140 are etched to form the via hole 270 up to the drain pad, and then the lower electrode 180 through the via hole 270 from the drain pad. The via contact 280 is formed up to the protrusions of the. At the same time, the first upper electrode connecting member 230 and the second upper electrode 201 from the first upper electrode 200 to the common electrode line 240 through a part of the first insulating layer 220 and the support layer 170. The second upper electrode connecting member 231 is formed from the second insulating layer 221 and the support layer 170 to the common electrode line 240.

비어 컨택(280), 제1 및 제2 상부 전극 연결 부재(230, 231)는 각기 백금 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 약 0.1∼0.2㎛ 정도의 두께를 갖도록 증착시킨 후, 상기 증착된 금속을 패터닝하여 형성한다. 제1 및 제2 상부 전극 연결 부재(230, 231)는 각기 제1 및 제2 상부 전극(200, 201)과 공통 전극선(240)을 연결하며, 하부 전극(180)은 비어 컨택(280)을 통하여 드레인 패드와 연결된다.The via contact 280 and the first and second upper electrode connecting members 230 and 231 are each deposited with platinum or platinum-tantalum to have a thickness of about 0.1 to 0.2 μm using a sputtering method or a chemical vapor deposition method. Then, the deposited metal is formed by patterning. The first and second upper electrode connecting members 230 and 231 connect the first and second upper electrodes 200 and 201 and the common electrode line 240, respectively, and the lower electrode 180 connects the via contact 280. It is connected to the drain pad through.

도 7g를 참조하면, 액츄에이터(210) 및 지지 요소(175)의 상부에 아큐플로(accuflo)를 사용하여 제2 희생층(300)을 형성한다. 이러한 아큐플로는 스핀 코팅 방법을 이용하여 액츄에이터(210) 및 지지 요소(175)의 상부에 도포하고, 후에 에싱(ashing) 방법을 이용하여 제거된다.Referring to FIG. 7G, a second sacrificial layer 300 is formed using an accuflo on top of the actuator 210 and the support element 175. This acuflow is applied on top of the actuator 210 and the support element 175 using a spin coating method and subsequently removed using an ashing method.

이어서, 거울(260) 및 포스트(250)를 형성하기 위하여 제2 희생층(300)을 패터닝하여, 상기 거울상의 'ㄷ'자의 하부 전극(180) 중 지지 라인(174)과 인접하지 않고 평행하게 형성된 부분의 일부(즉, 하부전극(180)의 상부에 제1 및 제2 상부 전극(200, 201)이 형성되지 않은 부분)를 노출시킨다. 다음에, 상기 노출된 하부 전극(180)의 일부 및 제2 희생층(300)의 상부에 반사성을 갖는 알루미늄(Al)과 같은 금속을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 증착하고 상기 증착된 금속을 패터닝하여 사각 평판의 형상을 갖는 거울(260)과 거울(260)을 지지하는 포스트(250)를 동시에 형성한다. 그리고, 제2 희생층(300)을 플라즈마 애싱(plasma ashing) 방법으로 제거한 후, 제1 희생층(160)을 플루오르화 크세논(XeF2) 또는 플루오르화 브롬(BrF2)을 사용하여 제거하고 세정 및 건조 처리를 수행하여 도 4에 도시한 바와 같은 AMA 소자를 완성한다. 상기와 같이 제2 희생층(300)이 제거되면 제2 희생층(300)의 위치에 제2 에어 갭(310)이 형성되고 제1 희생층(160)이 제거되면 제1 희생층(160)의 위치에 제1 에어 갭(165)이 형성된다.Subsequently, the second sacrificial layer 300 is patterned to form the mirror 260 and the post 250 so that the second sacrificial layer 300 is not adjacent to the support line 174 of the 'C' lower electrode 180. A portion of the formed portion (that is, a portion where the first and second upper electrodes 200 and 201 are not formed on the lower electrode 180) is exposed. Next, a portion of the exposed lower electrode 180 and a metal, such as aluminum (Al), which is reflective on top of the second sacrificial layer 300 are deposited using a sputtering method or a chemical vapor deposition method, and the deposited The metal is patterned to simultaneously form a mirror 260 having a rectangular flat plate shape and a post 250 supporting the mirror 260. After the second sacrificial layer 300 is removed by plasma ashing, the first sacrificial layer 160 is removed by using xenon fluoride (XeF 2 ) or bromine fluoride (BrF 2 ) and cleaned. And drying treatment to complete the AMA device as shown in FIG. As described above, when the second sacrificial layer 300 is removed, the second air gap 310 is formed at the position of the second sacrificial layer 300, and when the first sacrificial layer 160 is removed, the first sacrificial layer 160 is removed. The first air gap 165 is formed at the position of.

상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브 매트릭스(100)에 내장된 MOS 트랜지스터(120), 제1 금속층(120)의 드레인 패드 및 비어 컨택(280)을 통해 하부 전극(180)에 인가되며, 동시에, 제1 및 제2 상부 전극(200, 201)에는 각기 외부로부터 공통 전극선(240)을 통하여 제2 신호가 인가되어, 제1 상부 전극(200)과 하부 전극(180) 사이에 전위차에 따른 제1 전기장이 발생하며, 제2 상부 전극(201)과 하부 전극(180) 사이에 전위차에 따른 제2 전기장이 발생한다. 상기 제1 전기장에 의하여 제1 상부 전극(200)과 하부 전극(180) 사이에 형성된 제1 변형층(190)이 변형을 일으키며, 동시에 상기 제2 전기장에 의하여 제2 상부 전극(201)과 하부 전극(180) 사이에 형성된 제2 변형층(191)이 변형을 일으킨다.In the above-described thin film type optical path control apparatus according to the present invention, the first signal transmitted from the outside is the MOS transistor 120 embedded in the active matrix 100, the drain pad of the first metal layer 120, and the via contact 280. The second signal is applied to the lower electrode 180, and at the same time, a second signal is applied to the first and second upper electrodes 200 and 201 through the common electrode line 240 from the outside, respectively, so that the first upper electrode 200 is applied. A first electric field is generated between the and the lower electrode 180 according to the potential difference, and a second electric field is generated between the second upper electrode 201 and the lower electrode 180 according to the potential difference. The first strained layer 190 formed between the first upper electrode 200 and the lower electrode 180 causes deformation by the first electric field, and simultaneously the second upper electrode 201 and the lower part by the second electric field. The second strained layer 191 formed between the electrodes 180 causes deformation.

제1 및 제2 변형층(190, 191)이 각기 제1 전기장 및 제2 전기장에 대하여 직교하는 방향으로 수축함에 따라 제1 및 제2 변형층(190, 191)을 포함하는 액츄에이터(210)는 소정의 각도로 휘게 된다. 광원으로부터 입사되는 빛을 반사하는 거울(260)은 포스트(250)에 의해 지지되어 액츄에이터(210)의 상부에 형성되어 있으므로 액츄에이터(210)와 함께 경사진다. 따라서, 거울(260)은 입사광을 소정의 각도로 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 화상을 맺게 된다.As the first and second strained layers 190 and 191 contract in a direction orthogonal to the first and second electric fields, respectively, the actuator 210 including the first and second strained layers 190 and 191 may be formed. It is bent at a predetermined angle. The mirror 260 reflecting light incident from the light source is inclined together with the actuator 210 because the mirror 260 is supported by the post 250 and is formed on the actuator 210. Accordingly, the mirror 260 reflects incident light at a predetermined angle, and the reflected light passes through the slit to form an image on the screen.

본 발명에 따른 박막형 광로 조절 장치의 제조 방법에 의하면, 제2층을 패터닝하여 제1 및 제2 변형층을 형성하는 동안, 에칭 가스로 사용된 아르곤/트리 플루오로 메탄 가스와 제2층의 구성 물질과의 반응으로 인해 발생된 탄화 수소계 고분자들을 산소 세정 방법을 이용하여 제거함으로써, 제2층을 소정의 형상으로 정확하게 패터닝할 수 있으므로 액츄에이터의 구동 특성을 향상시킬 수 있으며, 발생된 고분자들이 액티브 매트릭스 상에 잔류하는 것을 방지하여 지지 요소가 액티브 매트릭스 상에 부착되어 신호가 인가되어도 지지 요소 상의 액츄에이터가 구동하지 않게 되는 현상인 화소의 포인트 결함을 방지할 수 있다.According to the manufacturing method of the thin film type optical path adjusting device according to the present invention, the second layer is patterned to form the first and second strained layers, and the structure of the argon / trifluoro methane gas and the second layer used as the etching gas. By removing the hydrocarbon-based polymers generated by the reaction with the material by using an oxygen cleaning method, the second layer can be accurately patterned into a predetermined shape, thereby improving the driving characteristics of the actuator. It can be prevented from remaining on the matrix to prevent point defects of the pixel, which is a phenomenon in which the support element is attached on the active matrix and the actuator on the support element does not drive even when a signal is applied.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be modified in various ways without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (2)

MOS 트랜지스터가 내장되고 상기 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 갖는 제1 금속층을 포함하는 액티브 매트릭스를 제공하는 단계;Providing an active matrix including a first metal layer having a MOS transistor embedded therein and having a drain pad extending from the drain of the transistor; 상기 액티브 매트릭스의 상부에 제1층, 하부 전극층, 제2층, 상부 전극층을 형성하는 단계;Forming a first layer, a lower electrode layer, a second layer, and an upper electrode layer on the active matrix; ⅰ) 상기 상부 전극층을 패터닝하여 제1 및 제2 상부 전극을 형성하는 단계, ⅱ) 상기 제2층을 제1 및 제2 변형층으로 패터닝하는 단계, ⅲ) 상기 제2층을 패터닝하는 동안 발생한 고분자들을 산소 세정(O2cleaning) 방법으로 제거하는 단계, ⅳ) 상기 하부 전극층을 패터닝하여 하부 전극을 형성하는 단계를 포함하는 액츄에이터를 형성하는 단계;Iii) patterning the upper electrode layer to form first and second upper electrodes, ii) patterning the second layer into first and second strained layers, iii) occurring during patterning the second layer Removing the polymers by an O 2 cleaning method, iii) forming an actuator comprising patterning the lower electrode layer to form a lower electrode; 상기 제1층을 패터닝하여 지지 수단을 형성하는 단계;Patterning the first layer to form support means; 상기 지지 수단 및 상기 액츄에이터의 상부에 제2 희생층을 형성한 후, 상기 제2 희생층을 패터닝하는 단계; 그리고After forming a second sacrificial layer on the support means and the actuator, patterning the second sacrificial layer; And 상기 패터닝된 제2 희생층의 상부에 거울을 형성하는 단계를 포함하는 것을 특징으로 하는 박막형 광로 조절 장치의 제조 방법.And forming a mirror on top of the patterned second sacrificial layer. 제1항에 있어서, 상기 제2층을 패터닝하는 단계는, 메인 에칭(main etch) 단계, 상기 메인 에칭 단계 중 발생한 고분자들을 산소 세정 방법으로 제거하는 단계, 오버 에칭(over etch) 단계, 그리고 상기 오버 에칭 단계 중 발생한 고분자들을 산소 세정 방법으로 제거하는 단계를 더 구비하는 것을 특징으로 박막형 광로 조절 장치의 제조 방법.The method of claim 1, wherein the patterning of the second layer comprises: a main etch step, removing polymers generated during the main etch step by an oxygen cleaning method, an over etch step, and the And removing the polymers generated during the over-etching step by an oxygen cleaning method.
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