KR20000023125A

KR20000023125A - 카메라 시스템 및 외부 동기 시스템

Info

Publication number: KR20000023125A
Application number: KR1019990039223A
Authority: KR
Inventors: 마사아키 사토
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1998-09-14
Filing date: 1999-09-14
Publication date: 2000-04-25
Also published as: TW468339B; CN1132412C; US6727957B1; CN1250311A

Abstract

카운터를 이용하여 필드를 판별할 때. 카운터를 제조하는데 있어 복수의 게이트가 필요하게 되고, 그에 따라, 회로의 규모가 커지고, 비용이 많이 든다. 본 발명에 따라, 동기 분리 회로에 의해 복합 동기 신호에 포함된 수평 동기 신호 및 수직 동기 신호를 분리하고, 분리 이후에 수평 동기 신호(Sep-HD) 및 수직 동기 신호(Sep-VD)에 기초한 내부 수평 동기 신호 및 내부 수직 동기 신호를 생성하기 위한 타이밍 제어 회로에 있어서, 동기 분리 회로에서 동기 분리의 절차에서 생성되는 펄스(P2 및 P3)는 필드 판별 회로에서 하나의 필드를 판별하기 위해 이용되고, 복합 동기 신호(CSYNC)가 외부 동기 신호로서 입력될 때, 필드가 기수 필드 또는 우수 필드인지의 여부를 판별한다.

Description

카메라 시스템 및 외부 동기 시스템{External synchronizing system and camera system using thereof}

본 발명은 외부로부터 제공된 텔레비젼 방식에 기초한 동기 신호에 따라 시스템을 동작시키기 위한 외부 동기 시스템과 이러한 외부 동기 시스템을 이용하는 카메라 시스템에 관한 것으로, 특히 외부 동기 신호로서 수직 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호를 이용하는 외부 동기 시스템 및 이러한 외부 동기 시스템을 이용하는 카메라 시스템에 관한 것이다.

감시 카메라 시스템에 있어서, 통상, 마스터 카메라의 동기 신호(수평 동기 신호, 수직 동기 신호, 이들 신호들을 포함하는 복합 동기 신호)를 이용함으로써 슬레이브 카메라에서 동기화가 실현된다. 이러한 기술은 외부 동기화로 지칭되는 기술로 공지되어 있다. 외부 동기화에 따라, 마스터 카메라의 동기 신호의 위상에 슬레이브 카메라의 동기 신호의 위상을 정합하는 처리가 실행된다. 이러한 경우에 있어서, 최종적으로, 복수의 카메라로부터 입력되는 비디오 신호들이 하나의 모니터에 입력된다.

그러나, 슬레이브 카메라를 설치하는 위치에 따라 전송 라인의 지연량의 차이로 인해 마스터 카메라의 동기 신호가 각각의 슬레이브 카메라에 도달하는 기간 차이가 발생하고. 슬레이브 카메라가 로크(lock)될 때, 모니터 상에 동기 편차가 야기된 영상이 생성된다.

따라서, 각각의 슬레이브 카메라에 있어서, 모니터 상의 동기 편차는 모니터 상에 야기된 동기화 편차의 량이 흡수되도록 마스터 카메라로부터 제공된 동기화 신호에 관련된 위상 조정을 실행하여 제거된다. 또한, 위상 조정 처리된 동기화 신호에 기초하여, 슬레이브 카메라의 측면에 이용된 수평 동기 신호 또는 수직 동기 신호와 같은 동기 신호가 생성된다.

특히, 마스터 카메라로부터 제공된 복합 동기 신호에 포함된 수평 동기 신호 및 수직 동기 신호는 동기 분리 처리되고, 동기 분리 처리된 수평 동기 신호에 대해서 위상 조정이 실행되고, 슬레이브 카메라의 측면에 생성된 내부 수평 동기 신호의 위상은 위상 조정 이후에 외부 수평 동기 신호와 동기되며, 동시에, 1H(H; 수평 주사 기간)의 주기에서 카운팅 동작을 실행하는 수직 카운터는 동기 분리 처리된 수직 동기 신호에 의해 재설정되고, 슬레이브 카메라의 측면 상의 수직 동기 신호는 재설정 동작에서 로드값(재설정 값) 이후의 카운트값에 기초하여 생성된다.

그러나, 비주월 주사를 실행하는 텔레비젼 시스템에 있어서, 하나의 스크린(1 프레임)은 기수(ODD) 필드 및 우수(EVEN) 필드의 두 개의 필드를 포함하고, 도6에 도시된 것 처럼, 동기 신호의 포맷은 기수 필드 및 우수 필드에 따라 차이가 있다. 동기 신호의 포맷이 상술한 필드에 따라 차이가 있을 때, 슬레이브 카메라의 측면상의 수직 동기 신호를 판별하는 경우에, 재설정 동작에서 수직 카운터에 로드된 리세트 값은 기수 필드와 우수 필드에 따라 다르게 되어야 한다.

따라서, 외부 복합 동기 신호를 입력하는데 있어 필드가 기수 필드 또는 우수 필드인지의 여부를 판단할 필요가 있고, 종래에는, 동기 분리 이후에 수직 동기 신호와 수평 동기 신호 사이의 위상 관계에 의해 필드가 판단된다. 특히, 카운터를 이용함으로써 수평 동기 신호와 동기하여 카운팅 동작이 실행되는 구성을 갖는 필드 판별 회로가 이용되고, 수직 동기 신호의 앳지를 검출한 이후에 임의 타이밍에서 수평 동기 신호의 극성에 의해 한 필드가 판별된다.

그러나, 상술한 종래의 필드 판별 회로에 있어서, 카운터를 이용하는 구성이 되고, 카운터를 제조하기 위해서는 복수의 게이트가 필요하며, 그로 인해 회로의 규모가 커지고, 비용이 증가되는 문제가 야기된다.

도 1은 본 발명이 적용되는 카메라 시스템의 구성의 하나의 예를 도시한 개략 구성도.

도 2는 타이밍 제어 회로의 구체적인 회로 구성을 도시한 블록도.

도 3은 NTSC/EIA 시스템의 ODD 필드에서 필드를 판별하는 타이밍을 도시하는 타이밍 차트를 예시한 도면.

도 4는 NTSC/EIA 시스템의 EVEN 필드에서 필드를 판별하는 타이밍을 도시하는 타이밍 차트를 예시한 도면.

도 5는 실시예에 따라 필드 판별 회로의 회로 구성의 예를 도시한 블록도.

도 6은 NTSC/EIA 시스템에 따라 텔레비전 신호의 수직 동기부의 신호 파형 블록도.

* 도면의 주요 부분에 대한 부호의 설명 *

11... CCD 촬상 소자 12... 신호 처리 회로

13... 타이밍 제어 회로 21... 동기 분리 회로

22... 위상 조정 회로 23... 위상 비교기

27... 내부 HD 생성 회로 28... V 카운터

30... 필드 판별 회로 31... 카운트 디코더

본 발명은 상술한 문제점을 고려하여 실행되었고, 그 목적은 단순한 회로 구성에 의해 필드를 확고하게 판별할 수 있는 외부 동기 시스템을 이용하는 카메라 시스템 및 외부 동기 시스템을 제공하는 것이다.

본 발명의 한 관점에 따라, 외부로부터 제공된 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호에 기초하여 내부 수평 동기 신호 및 내부 수직 동기 신호를 생성하고, 생성된 내부 수평 동기 신호 및 내부 수직 동기 신호와 동기하여 카메라 시스템의 동작을 실행하는 카메라 시스템을 제공하는데, 이 카메라 시스템은 상기 복합 동기 신호로부터 상기 수평 동기 신호 및 수직 동기 신호를 분리하고, 상기 복합 동기 신호의 수평 동기부를 기준으로, 1 수평 주사 기간을 단위로 하여 서로 일정한 위상차를 갖는 제 1 및 제 2 펄스를 출력하는 동기 분리 회로, 상기 제 1 펄스와 제 2 펄스 사이의 위상차에 대응한 펄스를 갖는 제 3 펄스를 생성하는 제 1 펄스 생성 회로, 상기 동기 분리 회로에 의해 분리된 수직 동기 신호의 하강 타이밍에서 제 4 펄스를 생성하는 제 2 펄스 생성 회로와, 상기 제 3 펄스 및 제 4 펄스에 기초하여 필드 식별 펄스를 생성하는 제 3 펄스 생성 회로를 포함한다.

상술한 구성을 갖는 카메라 시스템에 따라, 제 1 펄스 생성 회로는 제 1 펄스의 타이밍에서 상승하고 제 2 펄스의 타이밍에서 하강하는 제 3 펄스를 생성한다. 제 3 펄스는 기수 및 우수의 필드를 판별하기 위한 펄스를 구성한다. 제 2 펄스 생성 회로는 동기 분리 이후에 수직 동기 신호의 하강을 검출하고, 제 4 펄스를 생성한다. 제 4 펄스는 수직 동기 신호의 하강을 검출하기 위한 펄스를 구성한다. 또한, 제 3 펄스 생성 회로는 수직 동기 신호의 하강을 검출하기 위한 펄스의 타이밍에서 필드 식별 펄스의 극성에 따라 기수 및 우수의 필드를 식별한다.

본 발명은 마스터 카메라 및 하나 이상의 슬레이브 카메라를 구비하는 모니터 카메라 시스템 이외의 복합 동기 신호를 이용하여 외부 동기를 설정함으로써 동작해야 하는 임의 장치로 구성된 시스템에 적용될 수 있다. 예를 들어, 마스터 장치가 카메라이고, 슬레이브 장치가 복수의 VCR로 구성된 외부 동기 시스템과, 마스터 장치 및 하나 이상의 슬레이브 장치 모두가 VCR 등으로 구성된 외부 동기 시스템이 고려된다.

다음과 같이 본 발명에 따라 실시예의 상세한 설명이 주어질 것이다. 도 1은 본 발명이 적용되는 카메라 시스템의 구성의 1 예를 도시한 개략 구성도이다.

여기서, 아날로그로 카메라의 신호 처리 시스템을 실현하는 구성의 경우의 예가 설명될 것이다. 그러나, 본 발명은 디지털에서 시스템을 실현하는 구성의 경우에 무리 없이 단순하게 적용된다. 또한, 카메라 시스템은, 예를 들어, 감시 카메라 시스템과 같은 슬레이브 카메라에 사용되고, 마스터 카메라로부터 제공되는 텔레비전 신호를 기초로 하는 외부 동기 신호로서 사용되는 수직 동기 신호 및 수평 동기 신호를 포함하는 복합 동기 신호 방식으로 시스템에 채택된다.

도 1에서, CCD 촬상 소자(11)의 출력 신호(CCD 신호)는 신호 처리 회로(12)에 입력된다. 신호 처리 회로(12)는, CCD 촬상 소자(11)의 출력 신호를 유지하고 샘플링하는 회로(S/H 회로), 출력을 일정한 레벨로 유지하고 샘플된 것을 증폭하는 회로(AGC 회로)와, CCD 신호를 비디오 신호로 변환하는 회로를 포함하도록 구성된다. 타이밍 제어 회로(13)는 CCD 촬상 소자(11)를 구동하기 위하여 CCD 구동 신호가 생성되도록 설치되고, 신호 처리 회로(12) 등을 구동하기 위하여 신호 처리용 구동 신호가 생성되도록 설치된다.

도 2는 타이밍 제어 회로(13)의 구체적인 회로 구성을 도시한다. 타이밍 제어 회로(13)는 마스터 카메라로부터 제공되는 복합 동기 신호(CSYNC)로 입력된다. 타이밍 제어 회로(13)는 동기 분리 회로(21)를 내장하도록 구성된다.

동기 분리 회로(21)는 입력된 복합 동기 신호(CSYNC)에서 포함되는 수평 동기 신호(HD) 및 수직 동기 신호(VD)를 각각으로 분리한다. 이하에서, 동기 분리에 따른 수평 동기 신호(HD) 및 수직 동기 신호(VD)는 수평 동기 신호(Sep-HD) 및 수직 동기 신호(Sep-VD)로 설명된다. 일시적으로, 수평 동기 신호(Sep-HD)는 타이밍 제어 회로(13)의 외부로 출력된다.

또한, 수평 동기 신호(Sep-HD)는 타이밍 제어 회로(13)의 외부에 설치된 위상 조정 회로(22)에 의해 위상 조정이 행하여진다. 그후, 다시, 타이밍 제어 회로(13)로 입력되고, 위상 비교기(PC)(23)의 한 방향의 입력을 구성한다. 위상 비교기(23)의 비교 출력은 타이밍 제어 회로(13)의 외부로 출력되고, LPF(low pass filter)(저역 필터)(24)에 의해 평활화 되고, VCO(voltage control oscillator)(전압 제어 발진기)(25)에 제어 전압으로 제공된다.

VCO(25)는 카메라 시스템의 기준 클럭이 14MHz의 마스터 클럭(MCK)의 2배의 주파수의 원발진기 클럭(2MCK)에 의해 발진되고, 제어 전압에 따라 발진주파수가 변화된다. 원발진기 클럭(2MCK)은 타이밍 제어 회로(13)로 입력되고, 1/2분주기(26)에 의해 1/2 분주되어 14MHz의 마스터 클럭(MCK)을 구성하고, 내부 HD 생성 회로(27)에 제공된다.

내부 HD 생성 회로(27)는 14MHz의 마스터 클럭(MCK)에 의해 분주함으로서 1H(H; 수평 주사 기간) 주기의 수평 주파수 신호(fH)를 생성하고, 슬레이브 수평 동기 신호(SLV-HD)로서 타이밍 제어 회로(13)의 외부로 수평 주파수 신호(fH)를 출력하고, V(수직) 카운터(28) 및 타이밍 발생기(29)에 공급되고, 그것의 다른 방향의 입력으로 위상 비교기(23)에 제공된다.

위상 비교기(23)는 한 방향의 입력을 구성하는 위상 조정 후의 수평 동기 신호(Sep-HD) 및 수평 주파수 신호(fH)의 위상을 비교하고, 상술한 바와 같이, 위상 차이에 따른 비교 출력을 LPF(24)를 경유하여 VCO(25)에 공급한다.

즉, 위상 비교기(23), LPF(24), VCO(25) 및 원발진기 클럭(2MCK)을 기초로 하여 수평 주파수 신호(fH)를 생성하고, 위상 비교기(23)에 신호를 제공하기 위하여 회로 시스템에 의해 PLL(phase locked loop)(위상 로크 루프) 회로가 구성된다. PLL회로에 의해 외부 동기 동작이 실행되고, 슬레이브 수평 동기 신호(SLV-HD)는 위상 조정 후의 수평 동기 신호(Sep-HD)로 동기된다.

V 카운터(28)는 동기 분리 회로(21)로부터 제공되는 수직 동기 신호(Sep-V)를 리세트 입력으로 하고 수평 주파수 신호(fH)를 카운트하고, 카운트 값을 기초로 하여 수직 주파수 신호(fV)를 생성하고, 슬레이브 수직 동기 신호(SLV-Vd)로서 타이밍 제어 회로(23)의 외부로 수직 주파수 신호(fV)를 출력하고, 수직 주파수 신호(fV)를 타이밍 발생기(29)에 공급한다. 타이밍 발생기(29)는 슬레이브 복합 동기 신호(SLV-SYNC)를 생성하고, 슬레이브 복합 동기 신호(SLV-SYNC)를 타이밍 제어 회로(13)의 외부로 출력한다.

타이밍 제어 회로(13)의 내부는 복합 동기 신호(CSYNC)의 입력시의 필드가 우수 필드인지 기수 필드인지를 판별하기 위하여 필드 판별 회로(30)가 더 설치되어 있다. 필드 판별 회로(30)는 본 발명의 특징적인 부분이고, 구체적인 회로 구성 및 회로 동작이 후에 상세하게 설명될 것이다.

필드 판별 회로(30)의 판별 결과는 카운트 디코더(31)에 제공된다. 카운트 디코더(31)는 리세트 될 때 V 카운터(28)에 로딩하기 위한 리세트 값(로드 값)을 설정한다. 리세트 값은 위상 조정 후의 수평 동기 신호(Sep-HD)에 대하여 슬레이브 수평 동기 신호(SLV-HD)의 위상 상태, 즉, 동상 또는 지상 또는 진상에 따라 다른 값으로 설정되고, 필드가 기수 필드인지 또는 우수 필드인지에 따라 다른 값으로 설정된다.

따라서, 카운트 디코더(31)에 대한 필드를 판별하는 결과를 필요로 한다. 또, 카운트 디코더(31)는 수직 동기 신호(Sep-VD)에 기초하여 V 카운터(28)의 리세트 동작에서 필드 판별 회로(3)으로부터 제공되는 판별의 결과에 기초하여 우수 필드의 경우 또는 기수 필드의 경우에 따라 다른 리세트 값을 V 카운터(28)에 로드한다.

다음, 본 실시예에 따라 필드 판별 회로(30)의 구체적인 회로 구성이 설명될 것이다. 필드 판별 회로(30)는 동기 분리 회로(21)로부터 출력되는 펄스(P2 및 P3)를 이용하여 복합 동기 신호(CSYNC)의 입력시에 필드가 기수 필드인지 또는 우수 필드인지를 판별하는 것을 특징으로 한다.

여기서, 필드 판별 회로(30)를 설명하기 전에, 동기 분리 회로(21)의 동작이 도 3 및 도 4의 타이밍 차트를 참조하여 설명될 것이다. 우연하게도, 도 3은 NTSC(National Television System Committee) / EIA(Electronic Industries Association)의 기수(ODD) 필드의 경우를 도시하고, 도 4는 NTSC/EIA의 우수 필드(EVEN)의 경우를 각각 도시한다. 이 경우에, EIA는 NTSC에 따른 흑백 시스템(black and white system)을 참조한다.

동기 분리 회로(21)는 복합 동기 신호(CSYNC)의 상승 엣지(rise edge)를 검출하여 펄스(P1)를 생성하고, 1H의 단위에서 1/3H 및 2/3의 각각의 간격에서 실질적으로 복합 동기 신호(CSYNC)의 수평 동기부에 따른 펄스(P1)를 기준으로 하여 펄스(P2 및 P3)를 생성한다. 그 결과로서, 펄스(P2 및 P3)는 일정한 위상차를 구성한다. 또, 수평 동기 신호(Sep-HD)는 펄스(P3)의 타이밍에서 설정되어 래치를 구성함으로써 복합 동기 신호(CSYNC)로부터 분리되고, 복합 동기 신호(CSYNC)의 하강 타이밍에서 리세트된다.

또, 펄스(P4)는 펄스(P2) 또는 펄스(P3)의 타이밍에서 설정되는 래치를 구성함으로써 생성되고, 펄스(P1)의 타이밍에서 리세트된다. 또, 펄스(P5)는 펄스(P4)의 상승 타이밍에서 복합 동기 신호(CSYNC)를 샘플링하여 생성된다. 또, 펄스(P1)의 타이밍에서 펄스(P5)를 샘플링함으로써, 수직 동기 신호(Sep-Vd)는 복합 동기 신호(CSYNC)로부터 분리된다.

이러한 방식으로, 각종 타이밍에서 펄스(P1 내지 P5)를 생성하고, 이들에 기초하여 복합 동기 신호(CSYNC)로부터 수평 동기 신호(Sep-HD) 및 수직 동기 신호(Sep-VD)를 분리하기 위한 동기 분리 회로(21)는 분리된 수평 동기 신호(Sep-HD) 및 분리된 수직 동기 신호(Sep-VD)를 출력하고, 필드 판별 회로(30)에 필드를 판별하기 위해 사용되는 펄스(P2 및 P3)를 출력한다.

필드 판별 회로(30)는 동기 분리 회로(21)로부터 제공되는 펄스(P2 및 P3)를 사용하고, 동기 분리 회로(21)에 의해 분리되는 수직 동기 신호(Sep-VD)를 사용하여 필드를 판별한다. 도 5는 필드 판별 회로(30)의 회로 구성의 하나의 예를 보여준다.

도 5에서, 필드 판별 회로(30)는 펄스(P2 및 P3) 및 마스터 클럭(MCK)을 입력하여 펄스(P2 및 P3) 사이의 위상차에 대응하는 펄스폭을 갖는 펄스(P6)를 생성하는 제 1 펄스 생성 회로(41), 수직 동기 신호(Sep-VD) 및 마스터 클럭(MCK)을 입력하여 수직 동기 신호(Sep-VD)의 하강 타이밍에 펄스(P7)를 생성하는 제 2 펄스 생성 회로(42), 펄스(P6 및 P7)를 기초로 하여 필드 식별 펄스를 생성하기 위한 제 3 펄스 생성 회로(43)를 포함하도록 구성된다.

예를 들어, 제 1 펄스 생성 회로(41)는 펄스(P2)를 J 입력, 펄스(P3)를 K 입력, 마스터 클럭(MCK)을 클럭 입력으로 하는 JK 플립플롭(44)에 의해 구성된다. 예를 들어, 제 2 펄스 생성 회로(42)는 수직 동기 신호(Sep VD)를 D 입력 및 마스터 클럭(MCK)을 클럭 입력으로 하는 D 플립플롭(45), D 플립플롭의 Q 출력을 D 입력 및 마스터 클럭(MCK)을 클럭 입력으로 하는 D 플립플롭(46), D 플립플롭(45)의 Q 출력 및 D 플립플롭(46)의 XQ 출력을 입력으로 하는 2 입력 NOR 게이트(47)에 의해 구성된다.

제 3 펄스 생성 회로(43)는 펄스(P6 및 P7)의 극성을 반전하는 인버터(48 및 49), 인버터(48 및 49)의 각각의 출력을 입력하는 2 입력 NOR 게이트(50), 펄스(P6) 및 인버터(49)의 출력을 입력하는 2 입력 NOR 게이트(51), NOR 게이트(50)의 출력을 단일 입력으로 하는 2 입력 OR 게이트(52), NOR 게이트(51) 및 OR 게이트(52)의 각각의 출력을 입력으로 하는 2 입력 AND 게이트(53), AND 게이트(53)의 출력을 D 입력 및 마스터 클럭(MCK)을 클럭 입력으로 하는 D 플립플롭(54)으로 구성되고, D 플립플롭(54)의 Q 출력이 필드 식별 펄스(FP)로 도출되고, OR 게이트(52)의 다른 입력이 된다.

다음, 도 3 및 도 4의 타이밍 차트를 참조하여 상술한 구성을 갖는 필드 판별 회로(30)의 회로 동작이 설명될 것이다.

우선, 펄스(P6 및 P7)의 생성이 설명될 것이다. 제 1 펄스 생성 회로(41)에서, JK 플립플롭(44)은 펄스(P2)의 타이밍을 상승하는 펄스(P6)를 생성하고, 펄스(P3)를 K 입력 및 펄스(P2)를 J 입력으로 하는 펄스(P3)의 타이밍에서 하강한다. 펄스(P6)는 ODD/EVEN의 필드를 판별하는 펄스를 구성한다.

한편, 제 2 펄스 생성 회로(42)에서, NOR 게이트(47)는 플립플롭(45)에 의해 수직 동기 신호(Sep-VD)를 래치하여 생성되는 래치 출력(Q)의 네거티브 OR을 계산하고, 래치 반전 출력(XQ)은 D 플립플롭(46)에 의해 래치 출력(Q)을 래치하여 생성되고, 수직 동기 신호(Sep-VD)의 하강을 검출하는 펄스(P7)를 생성한다.

연속적으로, 제 3 펄스 생성 회로(43)에서, 도 3의 타이밍 차트에 의해 보여지는 ODD 필드의 경우에, 도 3의 펄스(P6) 및 VD 하강을 판별하는 양쪽의 필드는 "H" 레벨이고, 따라서, D 플립플롭(54)의 Q 출력인 필드 식별 펄스(FP)는 "H" 레벨이 된다. 즉, "H" 레벨에서 필드 식별 펄스(FP)는 ODD 필드를 의미한다.

한편, 도 4의 타이밍 차트에 의해 보여지는 EVEN 필드의 경우에, 필드 판별 펄스(P6)는 "L" 레벨이고, VD 하강 검출 펄스(P7)는 "H"레벨이고, 따라서, 플립플롭(54)의 Q 출력인 필드 식별 신호 펄스(FP)는 "L" 레벨이 된다. 즉, "L" 레벨에서 필드 식별 펄스(FP)는 EVEN 필드를 의미한다.

상술한 바와 같이, 외부 동기 신호로 복합 동기 신호(CSYNC)를 사용하는 카메라 시스템에 의해서, 복합 동기 신호(CSYNC)의 ODD 및 EVEN 필드 사이의 펄스가 등화되고 그리고, 수평 동기 신호, 수직 동기 신호의 특이성을 이용하고, 동기 분리 신호(21)의 동기 분리의 과정에서 생성되는 펄스(P2 및 P3)를 사용하여 필드를 판별함으로써, 종래의 기술에서처럼 카운터를 사용하지 않고, 단순한 논리 회로의 조합에 의해, 복합 동기 신호(CSYNC)에 입력하는 필드가 기수 필드인지 또는 우수 필드인지를 확실하게 판별할 수 있다.

또한, 도 5에 의해 보여지는 필드 판별 회로(30)의 회로 구성은 단지 하나의 예이며, 본 발명은 거기에 한정되지 않는다. 요컨대, 동기 분리 회로(21)로부터 제공되는 펄스(P2 및 P3)를 기초로 하여 필드 판별 펄스(P6)를 생성하고, 수직 동기 신호(Sep-VD)의 하강시에 VD 하강 판별 펄스(P7)를 생성하고, Sep-VD 하강 검출 펄스(P7)의 타이밍에서 필드 판별 펄스(P6)의 극성을 식별할 수 있는 회로 구성으로 구성될 수 있다.

또한, 상술한 실시예에 따르지만, 텔레비전 시스템으로 NTSC/EIA에 적용되는 경우를 설명한다. 본 발명은 기본적으로 PAL(phase alternating by line system)/CCIR(Comite' Consultatif Internationale des radiocommunication)로 비월 주사 스캐닝을 실행하는 방식의 시스템에 적용된다. 그러한 경우에, CCIR은 PAL에 대응하는 흑백 시스템을 참조한다.

상술한 바와 같이, 본 발명에 따라서 외부 동기 신호로서 복합 동기 신호를 사용하는 카메라 시스템의 외부 동기 신호에서, 복합 동기 신호의 ODD 및 EVEN 필드 사이의 수평 동기 펄스, 수직 동기 펄스 및 등화 펄스의 특이성을 이용하고, 동기 분리의 과정에서 생성되는 펄스들을 이용하여 필드를 판별하여 구성을 구성함으로써, 종래의 기술에서처럼 카운터를 사용하지 않고, 단순한 논리 회로의 조합에 의해, 복합 동기 신호의 입력시의 필드가 기수 필드인지 또는 우수 필드인지 확실하게 판별될 수 있고, 회로 구성이 간단하게 될 수 있고, 낮은 비용의 구성을 이룰 수 있다.

Claims

외부로부터 제공된 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호에 기초하여 내부 수평 동기 신호 및 내부 수직 동기 신호를 생성하고, 생성된 내부 수평 동기 신호 및 내부 수직 동기 신호와 동기하여 카메라 시스템의 동작을 실행하는 카메라 시스템으로서,

상기 복합 동기 신호로부터 상기 수평 동기 신호 및 수직 동기 신호를 분리하고, 상기 복합 동기 신호의 수평 동기부를 기준으로, 1 수평 주사 기간을 단위로 하여 서로 일정한 위상차를 갖는 제 1 및 제 2 펄스를 출력하는 동기 분리 회로;

상기 제 1 펄스와 제 2 펄스 사이의 위상차에 대응한 펄스를 갖는 제 3 펄스를 생성하는 제 1 펄스 생성 회로;

상기 동기 분리 회로에 의해 분리된 수직 동기 신호의 하강 타이밍에서 제 4 펄스를 생성하는 제 2 펄스 생성 회로와;

상기 제 3 펄스 및 제 4 펄스에 기초하여 필드 식별 펄스를 생성하는 제 3 펄스 생성 회로를 포함하는 카메라 시스템.
마스터 장치로부터 제공된 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호에 기초하여 슬레이브 장치내의 내부 수평 동기 신호 및 내부 수직 동기 신호를 생성하고, 상기 내부 수평 동기 신호 및 내부 수직 동기 신호와 동기하여 상기 슬레이브 장치를 동작시키는 외부 동기 시스템에 있어서,

상기 슬레이브 장치는,

상기 복합 동기 신호로부터 상기 수평 동기 신호 및 수직 동기 신호를 분리하고, 상기 복합 동기 신호의 수평 동기부를 기준으로, 1 수평 주사 기간을 단위로 하여 서로 일정한 위상차를 갖는 제 1 및 제 2 펄스를 출력하는 동기 분리 회로;

상기 제 1 펄스와 제 2 펄스 사이의 위상차에 대응한 펄스를 갖는 제 3 펄스를 생성하는 제 1 펄스 생성 회로;

상기 동기 분리 회로에 의해 분리된 수직 동기 신호의 하강 타이밍에서 제 4 펄스를 생성하는 제 2 펄스 생성 회로와;

상기 제 3 펄스 및 제 4 펄스에 기초하여 필드 식별 펄스를 생성하는 제 3 펄스 생성 회로를 포함하는 외부 동기 시스템.
제 2 항에 있어서, 상기 마스터 장치는 카메라이고, 상기 슬레이브 장치는 하나 이상의 카메라 또는 VCR인 외부 동기 시스템.
제 2 항에 있어서, 상기 마스터 장치는 VTR 이고, 상기 슬레이브 장치는 하나 이상의 VCR인 외부 동기 시스템.