KR20000021260A - 종단 회로를 구비하는 반도체 장치 및 스윙 전압 매칭 방법 - Google Patents

종단 회로를 구비하는 반도체 장치 및 스윙 전압 매칭 방법 Download PDF

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Abstract

종단 회로를 구비하는 반도체 장치 및 스윙 전압 매칭(matching) 방법에 관해 개시한다. 본 발명은 전원 전압이 인가되는 제1 저항, 접지단에 연결된 제2 저항, 상기 제1 저항과 N노드 사이에 연결된 PMOS 트랜지스터, 상기 N노드와 상기 제2 저항 사이에 연결된 NMOS 트랜지스터, 외부에서 입력되는 종단 전압을 제1 기준 전압과 비교하여 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 각각 제어하는 제1 및 제2 비교기들을 구비하고 상기 N노드로부터 종단 전압을 출력하는 종단 저항 제어부를 구비하는 반도체 장치에 있어서, 상기 종단 저항 제어부는 외부로부터 입력되는 클럭 신호를 제2 기준 전압과 비교하고 상기 비교 결과에 따라 상기 제1 비교기의 동작을 제어하는 제1 전압 레벨 비교기, 및 상기 클럭 신호와 상기 제2 기준 전압을 비교하고 상기 비교 결과에 따라 상기 제2 비교기의 동작을 제어하는 제2 전압 레벨 비교기를 구비하고, 상기 종단 저항 제어부를 다수개 구비하며 상기 다수개의 종단 제어부들은 각 N노드를 통하여 연결됨으로써 상기 N노드에서 발생하는 종단 전압의 스윙 전압은 상기 클럭 신호의 스윙 전압과 동일하게 된다.

Description

종단 회로를 구비하는 반도체 장치 및 스윙 전압 매칭 방법
본 발명은 반도체 장치에 관한 것으로서, 특히 종단 회로 및 반도체 장치의 클럭 신호와 종단 전압의 스윙 전압 매칭 방법에 관한 것이다.
반도체 장치를 사용하는 시스템에서 데이터 및 신호를 전송하는 버스의 신호 정확도가 시스템의 주파수 증가에 한계를 가져오는 중요한 원인 중의 하나가 된다. 이러한 신호 정확도는 버스의 부하가 증가하거나 동작 주파수가 증가함에 따라서 감소하게 되므로 이를 해결하는 방안으로 버스를 종단하여 버스의 끝부분에서 발생하는 신호의 중첩, 반사 현상을 제거하여 신호 정확도를 증가시켜 시스템의 동작 주파수를 증가시키는 방안들이 사용되고 있다. 저전압 티티엘(LVTTL;Low Voltage Transistor Transistor Logic) 버스를 대신하여 사용되고 있는 스텁 시리즈 트랜시이버 로직(Stub Series Transceiver Logic;SSTL)과 램버스(Rambus) 버스 등이 이러한 버스 종단의 일예이다. 상기 버스 종단을 사용함에 있어서 시스템 버스에 종단 저항을 연결함에 따라서 시스템 제작비가 증가하는 문제가 있어서 종단을 시스템 보드상에서 하는 대신 반도체 칩 내부에서 종단을 수행하려는 시도가 진행되고 있다. 이러한 반도체 칩 내부에서 종단을 하는 경우 반도체 칩 내부에 종단 전압(Vtt)이 존재하지 않으므로 반도체 칩 외부에서 입력되며 종단 전압과 동일한 전압 레벨을 가지는 기준 전압을 이용하여 내부적으로 종단 회로를 구성하는 능동 종단 방식이 사용되어지고 있다.
도 1은 종래의 종단 회로를 설명하기 위한 회로도이다. 도 1을 참조하면, 반도체 장치는 종래의 종단 회로(105)와 패드(151)를 구비하고, 종래의 종단 회로(105)는 비교기들(121,122), PMOS 트랜지스터(131), NMOS 트랜지스터(141) 및 저항들(111,112)을 구비한다. 반도체 장치(101)는 패드(151)를 통해서 외부의 신호 구동기(161)와 연결된다. 신호 구동기(161)로부터 출력된 종단 전압(Vtt)이 종단 회로(105)의 N노드에 인가된다. 비교기들(121,122)은 각각 기준 전압(Vref)과 N노드에 인가되는 종단 전압(Vtt)을 비교한다. 종단 전압(Vtt)이 기준 전압(Vref)보다 높으면 NMOS 트랜지스터(141)가 턴온(turn-on)된다. 그러면, N노드에 발생하는 전압 즉, 종단 전압(Vtt)은 전원 전압(Vcc)으로 풀업(pull-up)된다. 반대로, 종단 전압(Vtt)이 기준 전압(Vref)보다 낮으면 PMOS 트랜지스터(11)가 턴온되어 종단 전압(Vtt)은 접지 전압(Vss)으로 풀다운(pull-down)된다. 이와 같이, 신호 구동기(161)로부터 출력되는 종단 전압(Vtt)이 기준 전압(Vref)보다 높거나 낮은 경우 즉, 큰 스윙(swing)을 하더라도 종단 회로(105)에서 발생하는 종단 전압(Vtt)은 그 스윙이 감소된다.
종단 회로(105)에서 발생하는 종단 전압(Vtt)과 반도체 장치(101)의 외부로부터 인가되는 외부 클럭 신호(도시안됨)는 지연 동기 루프(Delay Lock Loop)(도시안됨)로 입력된다. 상기 지연 동기 루프는 위상 검출기(도시안됨)를 포함하고, 상기 위상 검출기는 종단 회로(105)에서 발생하는 종단 전압(Vtt)과 상기 외부 클럭 신호의 위상을 비교한다. 그런데, 종단 회로(105)에서 발생하는 종단 전압(Vtt)의 스윙 전압과 상기 외부 클럭 신호의 스윙 전압이 서로 다른 상태에서 상기 지연 동기 루프로 입력된다. 종단 회로(105)에서 발생하는 종단 전압(Vtt)과 상기 외부 클럭 신호가 입력되는 입력 버퍼(도시안됨)의 트립 포인트(trip point)에 따라서 상기 입력 버퍼의 지연 정도가 달라진다. 이로 인해 상기 위상 검출기의 입력단에 상기 입력 버퍼의 지연 차이만큼의 오프셋(off-set)이 발생하게 되고, 이는 곧 지터(jitter)가 된다. 어느 한 조건에서 상기 입력 버퍼의 지연이 동일하게 되도록 상기 입력 버퍼의 트립 포인트를 조절하였다고 하더라도 동작 전압, 동작 온도, 공정 변화 등에 의하여 상기 입력 버퍼의 트립 포인트가 변하게 되면 상기 입력 버퍼의 지연도 변하게 된다. 따라서, 모든 조건에서 상기 지터를 위해서는 종단 회로(105)에서 발생되는 종단 전압(Vtt)과 상기 외부 클럭 신호의 파형이 거의 동일하도록 즉, 동일한 스윙 전압을 갖도록 하면 된다.
본 발명이 이루고자하는 기술적 과제는 종단 회로에서 발생하는 종단 전압과 외부 클럭 신호의 스윙 전압을 동일하게 하는 종단 회로를 구비하는 반도체 장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 종단 회로에서 발생하는 종단 전압과 외부 클럭 신호의 스윙 전압을 매칭시키는 반도체 장치의 스윙 전압 매칭 방법을 제공하는 것이다.
도 1은 종래의 종단 회로를 설명하기 위한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위하여 도시한 도면.
도 3은 상기 도 2에 도시된 종단 회로를 본 발명의 바람직한 실시예에 따라 도시한 회로도.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 클럭 신호와 종단 전압의 스윙 전압 매칭 방법을 도시한 흐름도.
상기 기술적 과제를 이루기 위하여 본 발명은,
전원 전압이 인가되는 제1 저항, 접지단에 연결된 제2 저항, 상기 제1 저항과 N노드 사이에 연결된 PMOS 트랜지스터, 상기 N노드와 상기 제2 저항 사이에 연결된 NMOS 트랜지스터, 외부에서 입력되는 종단 전압을 제1 기준 전압과 비교하여 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 각각 제어하는 제1 및 제2 비교기들을 구비하고 상기 N노드로부터 종단 전압을 출력하는 종단 저항 제어부를 구비하는 반도체 장치에 있어서, 상기 종단 저항 제어부는 외부로부터 입력되는 외부 클럭 신호를 제2 기준 전압과 비교하고 상기 비교 결과에 따라 상기 제1 비교기의 동작을 제어하는 제1 전압 레벨 비교기, 및 상기 외부 클럭 신호와 상기 제2 기준 전압을 비교하고 상기 비교 결과에 따라 상기 제2 비교기의 동작을 제어하는 제2 전압 레벨 비교기를 구비하고, 상기 종단 저항 제어부를 다수개 구비하며 상기 다수개의 종단 제어부들은 각 N노드를 통하여 연결됨으로써 상기 N노드에서 발생하는 종단 전압의 스윙 전압은 상기 외부 클럭 신호의 스윙 전압에 비례하는 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하기는, 상기 제1 전압 레벨 비교기는 상기 외부 클럭 신호의 전압 레벨이 상기 제2 기준 전압의 전압 레벨보다 낮을 경우에만 상기 제1 비교기의 동작을 인에이블(enable)시키고, 상기 외부 클럭 신호는 상기 제1 전압 레벨 비교기의 반전 입력단에 인가되고, 상기 제2 기준 전압은 상기 제1 전압 레벨 비교기의 비반전 입력단에 인가되며, 상기 제1 전압 레벨 비교기의 출력은 상기 제1 비교기의 제어단에 인가된다.
바람직하기는 또한, 상기 제2 전압 레벨 비교기는 상기 외부 클럭 신호의 전압 레벨이 상기 제2 기준 전압의 전압 레벨보다 높을 경우에만 상기 제2 비교기의 동작을 인에이블시키고, 상기 외부 클럭 신호는 상기 제2 전압 레벨 비교기의 반전 입력단에 인가되고, 상기 제2 기준 전압은 상기 제2 전압 레벨 비교기의 비반전 입력단에 인가되며, 상기 제2 전압 레벨 비교기의 출력은 상기 제2 비교기의 제어단에 인가된다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
전원 전압이 인가되는 제1 저항, 접지단에 연결된 제2 저항, 상기 제1 저항과 N노드 사이에 연결된 PMOS 트랜지스터, 상기 N노드와 상기 제2 저항 사이에 연결된 NMOS 트랜지스터, 외부에서 입력되는 종단 전압을 제1 기준 전압과 비교하여 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 각각 제어하는 제1 및 제2 비교기들을 구비하고 상기 N노드로부터 종단 전압을 출력하는 종단 저항 제어부를 다수개 구비하는 반도체 장치의 종단 회로에 있어서, 상기 종단 저항 제어부들에 하나의 외부 클럭 신호와 전압 레벨이 다른 다수개의 기준 전압들 중 하나를 각각 입력하는 단계, 상기 외부 클럭 신호와 상기 기준 전압들을 각각 비교하는 단계, 및 상기 비교 결과에 따라 상기 제1 및 제2 비교기들의 동작을 제어하여 상기 종단 저항 제어부에 흐르는 전류의 양을 제어하는 단계를 구비함으로써 상기 외부 클럭 신호의 스윙 전압과 상기 N노드에 발생하는 종단 전압의 스윙 전압을 매칭시키는 것을 특징으로 하는 반도체 장치의 스윙 전압 매칭 방법을 제공한다.
상기 본 발명에 의하여 외부 클럭 신호의 스윙 전압과 상기 종단 회로에서 발생하는 종단 전압의 스윙 전압은 서로 동일하게 되어 지연 동기 루프에서 발생하는 신호의 지터가 방지된다.
이하, 첨부된 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위하여 도시한 도면이다. 도 2를 참조하면, 본 발명에 따른 반도체 장치(201)는 지연 동기 루프(231), 종단 회로(221) 및 패드(211)를 구비한다. 상기 패드(211)에 외부의 신호 구동기(241)가 연결되고, 상기 신호 구동기(241)로부터 출력되는 종단 전압(Vtt1)은 상기 패드(211)를 통해서 종단 회로(221)에 인가된다. 상기 종단 전압(Vtt1)에 의하여 종단 회로(221)에는 종단 전압(Vtt)이 발생한다. 종단 회로(221)에는 외부로부터 입력되는 외부 클럭 신호(ECLK)가 인가된다. 종단 회로(221)는 외부 클럭 신호(ECLK)의 스윙 전압에 따라 내부 동작을 제어함으로써 종단 전압(Vtt)의 스윙 전압을 외부 클럭 신호(ECLK)의 스윙 전압과 동일한 상태로 출력한다. 외부 클럭 신호(ECLK)와 종단 전압(Vtt)은 지연 동기 루프(231)로 입력된다. 이 때, 외부 클럭 신호(ECLK)의 스윙 전압과 종단 전압(Vtt)의 스윙 전압이 동일하므로 지연 동기 루프(231)에서 출력되는 신호에는 지터(jitter)가 발생하지 않게 된다.
도 3은 상기 도 2에 도시된 종단 회로(221)를 본 발명의 바람직한 실시예에 따라 도시한 회로도이다. 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 종단 회로(221)는 제1 내지 제3 종단 저항 제어부들(311,331,351) 및 제1 내지 제6 전압 레벨 비교기들(323,325,343,345,363,365)을 구비한다.
제1 종단 저항 제어부(311)는 저항들(313,314), 비교기들(316,317), PMOS 트랜지스터(319) 및 NMOS 트랜지스터(320)를 구비하고, 외부 클럭 신호(ECLK)와 제1 및 제2 기준 전압들(Vref,Vref1)을 입력한다. 제2 종단 저항 제어부(331)는 저항들(333,334), 비교기들(336,337), PMOS 트랜지스터(339) 및 NMOS 트랜지스터(340)를 구비하고, 외부 클럭 신호(ECLK)와 제1 및 제3 기준 전압들(Vref,Vref2)을 입력한다. 제3 종단 저항 제어부(351)는 저항들(353,354), 비교기들(356,357), PMOS 트랜지스터(359) 및 NMOS 트랜지스터(360)를 구비하고, 외부 클럭 신호(ECLK)와 제1 및 제4 기준 전압들(Vref,Vref3)을 입력한다. 제1 내지 제3 종단 저항 제어부들(311,331,351)은 N노드에 공통으로 연결된다. 제1 내지 제3 종단 저항 제어부들(311,331,351)은 모두 동일한 구조를 가지므로 여기서는 설명의 편의상 제1 종단 저항 제어부(311)에 관해서만 설명하기로 한다.
제1 종단 저항 제어부(311)에는 제1 기준 전압(Vref)이 인가된다. 비교기들은 각각 제1 기준 전압(Vref)과 N노드에서 발생하는 전압, 즉 종단 전압(Vtt)을 비교하고 그 결과에 따라 PMOS 트랜지스터(319)와 NMOS 트랜지스터(320)를 제어한다. 즉, 종단 전압(Vtt)이 제1 기준 전압(Vref)보다 높으면 비교기들(316,317)의 출력들은 모두 논리 하이(high)로 된다. 따라서, NMOS 트랜지스터(320)는 턴온(turn-on)되고, PMOS 트랜지스터(319)는 턴오프(turn-off)되어 종단 전압(Vtt)은 강하된다. 반대로, 종단 전압(Vtt)이 제1 기준 전압(Vref)보다 낮으면 비교기들(316,317)의 출력들은 모두 논리 로우(low)로 된다. 따라서, NMOS 트랜지스터(320)는 턴오프되고, PMOS 트랜지스터(319)가 턴온되어 종단 전압(Vtt)은 상승한다.
비교기들(316,317)의 제어단에는 각각 제1 및 제2 전압 레벨 비교기들(323,325)의 출력들이 인가된다. 따라서, 비교기들(316,317)의 동작은 각각 제1 전압 레벨 비교기들(322,325)에 의해 제어된다. 즉, 비교기(316)는 제1 전압 레벨 비교기(323)의 출력이 논리 하이이면 그 동작이 인에이블(enable)되고, 반대로 제1 전압 레벨 비교기(323)의 출력이 논리 로우이면 그 동작이 디세이블(disable)된다. 비교기(317)는 반대로 제2 전압 레벨 비교기(325)의 출력이 논리 하이이면 그 동작이 디세이블되고, 제1 전압 레벨 비교기(325)의 출력이 논리 로우이면 그 동작이 인에이블된다.
제1 전압 레벨 비교기(323)는 외부 클럭 신호(ECLK)와 제2 기준 전압(Vref1)을 입력하고 이들의 전압 레벨을 비교한다. 외부 클럭 신호(ECLK)는 제1 전압 레벨 비교기(323)의 반전 입력단(-)에 인가되고, 제2 기준 전압(Vref1)은 제1 전압 레벨 비교기(323)의 비반전 입력단(+)에 인가된다. 따라서, 제1 전압 레벨 비교기(323)는 외부 클럭 신호(ECLK)가 제2 기준 전압(Vref1)보다 높으면 논리 로우를 출력하고, 반대로 외부 클럭 신호(ECLK)가 제2 기준 전압(Vref1)보다 낮으면 논리 하이를 출력한다. 제2 전압 레벨 비교기(325)는 외부 클럭 신호(ECLK)와 제2 기준 전압(Vref1)을 입력하고 이들의 전압 레벨을 비교한다. 외부 클럭 신호(ECLK)는 제2 전압 레벨 비교기(325)의 반전 입력단(-)에 인가되고, 제2 기준 전압(Vref1)은 제2 전압 레벨 비교기(325)의 비반전 입력단(+)에 인가된다. 따라서, 제2 전압 레벨 비교기(325)는 외부 클럭 신호(ECLK)가 제2 기준 전압(Vref1)보다 높으면 논리 로우를 출력하고, 반대로 외부 클럭 신호(ECLK)가 제2 기준 전압(Vref1)보다 낮으면 논리 하이를 출력한다.
도 3에 도시된 종단 회로의 동작을 설명하기로 한다. 먼저, 외부 클럭 신호(ECLK)와 제1 내지 제4 기준 전압들(Vref,Vref1,Vref2,Vref3)을 종단 회로(221)에 인가하고, 제4 기준 전압(Vref3)은 제3 기준 전압(Vref2)보다 높고, 제3 기준 전압(Vref2)은 제2 기준 전압(Vref1)보다 높은 것으로 정의한다. 신호 구동기(도 2의 241)에 의해 N노드에 인가된 종단 전압(Vtt)은 제1 기준 전압(Vref)보다 낮다고 가정한다. 이 상태에서 외부 클럭 신호(ECLK)가 제2 기준 전압(Vref1)보다는 높고 제3 및 제4 기준 전압들(Vref2,Vref3)보다 낮으면, PMOS트랜지스터(319)는 턴오프되고, PMOS 트랜지스터들(339,359)은 턴온되어 N노드를 통해 흐르는 전류의 양이 증가된다. 만일 외부 클럭 신호(ECLK)가 제2 및 제3 기준 전압들(Vref1,Vref2)보다 높고 제4 기준 전압(Vref3)보다 낮으면, PMOS트랜지스터들(319,339)은 턴오프되고, PMOS 트랜지스터(359)는 턴온되어 N노드를 통해 흐르는 전류의 양이 감소된다. 이와 같이, 턴온되는 PMOS 트랜지스터들의 수에 따라 N노드를 통해 흐르는 전류의 양이 달라진다. 이로 인하여 외부 클럭 신호(ECLK)가 제2 및 제3 기준 전압들(Vref1,Vref2)보다 높고 제4 기준 전압(Vref3)보다 낮을 때 N노드에 발생하는 종단 전압(Vtt)의 스윙 전압은 외부 클럭 신호(ECLK)가 제2 기준 전압(Vref1)보다 높고 제3 및 제4 기준 전압들(Vref2,Vref3)보다 낮을 때 N노드에 발생하는 종단 전압(Vtt)의 스윙 전압보다 높아진다.
이와 같이, 외부 클럭 신호(ECLK)와 제2 내지 제4 기준 전압들(Vref1,Vref2,Vref3)을 비교하여 종단 회로(221)의 풀업(pull-up) 기능을 조절함으로써 종단 전압(Vtt)의 스윙 전압을 조절할 수가 있다. 풀다운(pull-down) 기능을 갖는 NMOS 트랜지스터들(320,340,360)에 대해서도 마찬가지로 외부 클럭 신호(ECLK)와 제2 내지 제4 기준 전압들(Vref1,Vref2,Vref3)을 비교하여 종단 회로(221)의 풀다운 능력을 조절함으로써 N노드에 발생하는 종단 전압(Vtt)의 스윙 전압을 조절할 수가 있다.
도 3에는 설명의 편의상 3개의 종단 저항 제어부들(311,331,351)과 제1 내지 제6 전압 레벨 비교기들(323,325,343,345,363,365)만 도시되어있지만, 실제로는 반도체 장치(도 2의 201)의 특성에 따라 더 많거나 더 적은 종단 저항 제어부들과 전압 레벨 비교기들이 구비될 수가 있다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치의 외부 클럭 신호(ECLK)와 종단 전압(Vtt)의 스윙 전압 매칭 방법을 도시한 흐름도이다. 도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 장치의 외부 클럭 신호(ECLK)와 종단 전압(Vtt)의 스윙 전압 매칭 방법은 제1 내지 제3 단계(411,421,431)를 구비한다. 도 3에 도시된 종단 회로(221)를 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 외부 클럭 신호(ECLK)와 종단 전압(Vtt)의 스윙 전압 매칭 방법을 설명하기로 한다.
제1 단계(411)는 종단 저항 제어부들(311,331,351)에 외부 클럭 신호(ECLK)와 전압 레벨이 다른 제2 내지 제4 기준 전압들(Vref1,Vref2,Vref3) 중 하나를 각각 입력하는 단계이다. 제2 단계(421)는 외부 클럭 신호(ECLK)와 제2 내지 제4 기준 전압들(Vref1,Vref2,Vref3)을 각각 비교하는 단계이다. 제3 단계(431)는 상기 비교 결과에 따라 비교기들(316,317,336,337,356,357)의 동작을 제어하여 종단 저항 제어부들(311,331,351)에 흐르는 전류의 양을 제어하는 단계이다. 상기 제1 내지 제3 단계들(411,421,431)을 통해서 외부 클럭 신호(ECLK)의 스윙 전압과 N노드에 발생하는 종단 전압(Vtt)의 스윙 전압이 매칭된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 다수개의 전압 레벨 비교기들을 구비하고, 상기 전압 레벨 비교기들을 통하여 외부 클럭 신호(ECLK)와 전압 레벨이 서로 다른 다수개의 기준 전압들을 비교함으로써 종단 회로의 N노드에 발생하는 종단 전압(Vtt)의 스윙 전압과 외부 클럭 신호(ECLK)의 스윙 전압이 동일하게 되며, 따라서 지연 동기 루프(231)로부터 출력되는 신호에 지터가 발생하지 않게 된다.

Claims (7)

  1. 전원 전압이 인가되는 제1 저항, 접지단에 연결된 제2 저항, 상기 제1 저항과 N노드 사이에 연결된 PMOS 트랜지스터, 상기 N노드와 상기 제2 저항 사이에 연결된 NMOS 트랜지스터, 외부에서 입력되는 종단 전압을 제1 기준 전압과 비교하여 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 각각 제어하는 제1 및 제2 비교기들을 구비하고 상기 N노드로부터 종단 전압을 출력하는 종단 저항 제어부를 구비하는 반도체 장치의 종단 회로에 있어서,
    상기 종단 저항 제어부는
    외부로부터 입력되는 외부 클럭 신호를 제2 기준 전압과 비교하고 상기 비교 결과에 따라 상기 제1 비교기의 동작을 제어하는 제1 전압 레벨 비교기; 및
    상기 외부 클럭 신호와 상기 제2 기준 전압을 비교하고 상기 비교 결과에 따라 상기 제2 비교기의 동작을 제어하는 제2 전압 레벨 비교기를 구비하고,
    상기 종단 저항 제어부를 다수개 구비하며 상기 다수개의 종단 제어부들은 각 N노드를 통하여 연결됨으로써 상기 N노드에서 발생하는 종단 전압의 스윙 전압은 상기 외부 클럭 신호의 스윙 전압에 비례하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 전압 레벨 비교기는 상기 외부 클럭 신호의 전압 레벨이 상기 제2 기준 전압의 전압 레벨보다 낮을 경우에만 상기 제1 비교기의 동작을 인에이블시키는 것을 특징으로 하는 반도체 장치의 종단 회로.
  3. 제2항에 있어서, 상기 외부 클럭 신호는 상기 제1 전압 레벨 비교기의 반전 입력단에 인가되고, 상기 제2 기준 전압은 상기 제1 전압 레벨 비교기의 비반전 입력단에 인가되며, 상기 제1 전압 레벨 비교기의 출력은 상기 제1 비교기의 제어단에 인가되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제2 전압 레벨 비교기는 상기 외부 클럭 신호의 전압 레벨이 상기 제2 기준 전압의 전압 레벨보다 높을 경우에만 상기 제2 비교기의 동작을 인에이블시키는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 외부 클럭 신호는 상기 제2 전압 레벨 비교기의 반전 입력단에 인가되고, 상기 제2 기준 전압은 상기 제2 전압 레벨 비교기의 비반전 입력단에 인가되며, 상기 제2 전압 레벨 비교기의 출력은 상기 제2 비교기의 제어단에 인가되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 다수개의 종단 저항 제어부들에 입력되는 제2 기준 전압들의 전압 레벨은 각각 다른 것을 특징으로 하는 반도체 장치.
  7. 전원 전압이 인가되는 제1 저항, 접지단에 연결된 제2 저항, 상기 제1 저항과 N노드 사이에 연결된 PMOS 트랜지스터, 상기 N노드와 상기 제2 저항 사이에 연결된 NMOS 트랜지스터, 외부에서 입력되는 종단 전압을 제1 기준 전압과 비교하여 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터를 각각 제어하는 제1 및 제2 비교기들을 구비하고 상기 N노드로부터 종단 전압을 출력하는 종단 저항 제어부를 다수개 구비하는 반도체 장치의 종단 회로에 있어서,
    상기 종단 저항 제어부들에 하나의 외부 클럭 신호와 전압 레벨이 다른 다수개의 기준 전압들 중 하나를 각각 입력하는 단계;
    상기 외부 클럭 신호와 상기 기준 전압들을 각각 비교하는 단계; 및
    상기 비교 결과에 따라 상기 제1 및 제2 비교기들의 동작을 제어하여 상기 종단 저항 제어부에 흐르는 전류의 양을 제어하는 단계를 구비함으로써 상기 외부 클럭 신호의 스윙 전압과 상기 N노드에 발생하는 종단 전압의 스윙 전압을 매칭시키는 반도체 장치의 스윙 전압 매칭 방법.
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