KR20000019081A - 모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 저농도 소스 및 드레인이 게이트의 하부영역까지 확산되어 단채널효과가 발생하게 되어 소자의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 게이트와 저농도 소스 및 드레인을 형성하는 단계와; 상기 게이트 측면에 질화막측벽을 형성하고, 그 질화막측벽의 측면에 노출된 저농도 소스 및 드레인을 소정 깊이로 식각하는 단계와; 상기 질화막측벽의 측면에 산화막측벽을 형성하고, 그 산화막측벽의 측면에 노출된 저농도 소스 및 드레인의 상부에 텅스텐 실리사이드를 형성하는 단계와; 상기 산화막측벽을 선택적으로 제거하여 그 하부의 저농도 소스 및 드레인의 일부영역을 노출시킨 후, 그 노출된 저농도 소스 및 드레인의 일부영역에 확산방지막을 형성하는 단계와; 상기 확산방지막과 텅스텐실리사이드의 상부에 다결정실리콘을 증착하고, 그 다결정실리콘에 고농도 불순물 이온을 이온주입한 후, 열처리를 통해 상기 주입된 불순물 이온이 상기 텅스텐실리사이드를 통해 저농도 소스 및 드레인의 일부영역에 확산되도록 하여 고농도 소스 및 드레인을 형성하는 단계로 구성되어 확산방지막에 의해 저농도 소스 및 드레인이 채널영역으로 확산되는 것을 줄여 소자의 단채널효과가 발생하는 것을 방지하여 동작특성을 향상시키는 효과가 있다.
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 고농도 소스 및 드레인영역을 식각하고, 그 고농도 소스 및 드레인과 게이트전극의 사이에 열산화막을 형성하여 소자의 결함을 보완하며, 저농도 소스 및 드레인 영역의 확산을 방지하여 단채널효과를 방지하는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.
도1a 내지 도1c는 종래 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트산화막(2)과 다결정실리콘(3)을 증착하고, 게이트 패터닝하여 게이트를 형성하고, 그 게이트의 측면 기판(1)하부에 저농도 불순물 이온을 주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도1a)와; 상기 게이트의 측면에 질화막측벽(5)과 고온저압산화막측벽(6)을 형성하고, 그 고온저압산화막측벽(6)의 측면 기판(1)하부에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(7)을 형성하는 단계(도1b)와; 상기 고농도 소스 및 드레인(7)과 게이트전극인 다결정실리콘(3)의 상부에 WSi2를 증착하고, 확산시켜 텅스텐실리사이드(8)를 형성하는 단계(도1c)를 포함하여 구성된다.
이하, 상기와 같은 종래 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 필드산화막(도면 미도시)을 기판(1)의 일부영역에 증착하여 소자가 형성될 액티브영역을 정의하고, 그 액티브영역의 상부에 게이트산화막(2)과 다결정실리콘(3)을 순차적으로 증착한 다음, 사진식각공정을 통해 상기 다결정실리콘(3)과 게이트산화막(2)의 일부를 식각하여 상기 액티브영역의 상부중앙에 위치하는 게이트를 형성한다.
그 다음, 상기 게이트 측면의 기판(1) 하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성한다.
그 다음, 도1b에 도시한 바와 같이 상기 게이트가 형성된 기판(1)의 상부에 질화막을 증착하고, 건식식각하여 게이트 측면에 질화막측벽(5)을 형성한다. 그리고, 상기 질화막측벽(5)이 형성된 기판(1)의 상부전면에 고온저압산화막을 증착하고, 다시 건식식각하여 상기 질화막측벽(5)의 측면에 위치하는 고온저압산화막측벽(6)을 형성한다.
그 다음, 상기 고농저압산화막측벽(6)의 측면 기판(1) 하부에 형성되어 있는 저농도 소스 및 드레인(4)영역에 고농도 불순물 이온을 이온주입하고 열처리하여 고농도 소스 및 드레인(7)을 형성한다. 이때, 상기 형성된 저농도 소스 및 드레인(4)은 열처리과정에서, 상기 게이트의 하부영역으로 확산되며 이에 따라 단채널효과 등의 소자특성을 열화시키는 현상이 발생하게 된다.
그 다음, 도1c에 도시한 바와 같이 상기 고농도 소스 및 드레인(7)과 게이트를 배선과 연결할때의 접촉저항을 줄이기 위해 상기 게이트전극인 다결정실리콘(3)과 상기 고농도 소스 및 드레인(7)의 상부에 텅스텐실리사이드(8)를 형성한다.
상기한 바와 같이 종래 모스 트랜지스터 제조방법은 저농도 소스 및 드레인이 게이트의 하부영역까지 확산되어 단채널효과(SHORT CHANNEL EFFECT)가 발생하게 되어 소자의 특성이 열화되며, 집적도가 상대적으로 낮은 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 고농도 소스 및 드레인의 형성과정에서, 미리 형성된 저농도 소스 및 드레인이 확산되는 것을 방지할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 모스 트랜지스터 제조공정 수순단면도.
도2a 내지 도2f는 본 발명 모스 트랜지스터 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:게이트
3:질화막 4:저농도 소스 및 드레인
5:질화막측벽 6:고온저압산화막측벽
7:열산화막 8:텅스텐실리사이드
9:다결정실리콘 10:고농도 소스 및 드레인
상기와 같은 목적은 반도체 기판에 그 상부에 질화막이 증착된 게이트를 형성하는 게이트 형성단계와; 그 게이트의 측면 기판 하부에 저농도 불순물 이온을 주입하여 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트 측면에 질화막측벽을 형성하고, 그 질화막측벽의 측면에 노출된 저농도 소스 및 드레인을 소정 깊이로 식각하는 질화막측벽 및 단차형성단계와; 상기 질화막측벽의 측면에 산화막측벽을 형성하고, 그 산화막측벽의 측면에 노출된 저농도 소스 및 드레인의 상부에 텅스텐 실리사이드를 형성하는 텅스텐실리사이드 형성단계와; 상기 산화막측벽을 선택적으로 제거하여 그 하부의 저농도 소스 및 드레인의 일부영역을 노출시킨 후, 그 노출된 저농도 소스 및 드레인의 일부영역에 확산방지막을 형성하는 확산방지막 형성단계와; 상기 확산방지막과 텅스텐실리사이드의 상부에 다결정실리콘을 증착하고, 그 다결정실리콘에 고농도 불순물 이온을 이온주입한 후, 열처리를 통해 상기 주입된 불순물 이온이 상기 텅스텐실리사이드를 통해 저농도 소스 및 드레인의 일부영역에 확산되도록 하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2f는 본 발명 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트(2)를 형성하고, 그 게이트(2)의 상부에 질화막(3)을 형성한 후, 저농도 불순물 이온을 노출된 기판(1)의 하부에 주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도2a)와; 상기 게이트(2)의 측면에 질화막측벽(5)을 형성하며, 그 질화막측벽(5) 형성과정에서 식각을 과도하게 하여 상기 저농도 소스 및 드레인(4)의 상부일부가 식각되도록 하는 단계(도2c)와; 상기 질화막측벽(5)의 측면에 고온저압산화막측벽(6)을 형성하고, 그 고온저압산화막측벽(6)의 측면 저농도 소스 및 드레인(4)의 식각된 영역 상부에 텅스텐 실리사이드(8)를 증착하는 단계(도2c)와; 상기 고온저압산화막측벽(6)을 제거하여, 상기 저농도 소스 및 드레인(4)의 일부를 노출시킨 후, 그 노출된 저농도 소스 및 드레인(4)의 상부에 열산화막(7)을 증착하는 단계(도2d)와; 상기 게이트 측면의 열산화막(7)과 텅스텐 실리사이드(8)의 상부에 다결정실리콘(9)을 증착하고, 그 다결정실리콘(9)에 고농도 불순물 이온을 이온주입하는 단계(도2e)와; 상기 고농도 불순물 이온이 주입된 다결정실리콘(9)을 열처리하여, 그 주입된 고농도 불순물 이온이 상기 텅스텐 실리사이드(8)를 통해 그 하부의 저농도 소스 및 드레인(4)의 일부영역에 확산되도록 함으로써, 고농도 소스 및 드레인(10)을 형성하는 단계(도2f)를 포함하여 구성된다.
이하, 상기와 같은 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부일부에 필드산화막(도면 미도시)을 증착하여 액티브영역을 정의하고, 그 액티브영역의 상부에 게이트산화막, 다결정실리콘, 질화막(3)을 순차적으로 증착하고, 패터닝하여 상기 액티브영역의 상부중앙에 위치하며 그 상부에 질화막(3)이 증착된 게이트(2)를 형성한다.
그 다음, 상기 질화막(3)을 이온주입 마스크로 사용하는 이온주입공정으로, 상기 게이트(2)의 측면 기판(1)하부에 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 게이트(2)가 형성된 기판(1)의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 게이트(2)의 측면에 위치하는 질화막측벽(5)을 형성한다. 이때, 상기 건식식각과정은 과도식각으로 상기 질화막측벽(5)의 측면 하부에 위치하는 저농도 소스 및 드레인(4)의 일부를 소정 깊이로 식각한다.
그 다음, 도2c에 도시한 바와 같이 상기 식각된 저농도 소스 및 드레인(4), 질화막(3), 질화막 측벽(5)의 전면에 고온저압산화막을 증착하고 이를 건식식각하여 상기 질화막측벽(5)의 측면에 위치하는 고온저압산화막측벽(6)을 형성한다.
그 다음, 상기 질화막측벽(5)의 측면 하부에 위치하는 그 상부가 식각된 저농도 소스 및 드레인(4)의 상부에 텅스텐실리사이드(8)를 증착한다.
그 다음, 도2d에 도시한 바와 같이 상기 형성된 고온저압산화막측벽(6)을 선택적으로 제거하여, 그 하부의 식각된 저농도 소스 및 드레인(4)의 일부영역을 노출시킨다.
그 다음, 열산화공정을 통해 상기 질화막측벽(5)의 하부와 상기 노출된 소스 및 드레인(4)의 상부영역에 열산화막(7)을 형성한다.
그 다음, 도1e에 도시한 바와 같이 상기 열산화막(7), 텅스텐실리사이드(8), 질화막(3) 및 질화막측벽(5)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 그 상부면이 상기 질화막측벽(5)의 상부와 동일평면에 위치하며, 상기 열산화막(7)과 텅스텐실리사이드(8)의 상부에 위치하는 다결정실리콘(9)을 형성한다.
그 다음, 상기 형성된 다결정실리콘(9)에 고농도의 불순물 이온을 이온주입시킨다.
그 다음, 도2f에 도시한 바와 같이 상기 다결정실리콘(9)에 주입된 고농도 불순물 이온이 상기 텅스텐실리사이드(8)를 통해 그 텅스텐실리사이드(8)의 하부영역인 저농도 소스 및 드레인(4)의 일부영역으로 확산되도록 하여 고농도 소스 및 드레인(10)을 형성한다. 이때, 저농도 소스 및 드레인(4)은 상기 형성한 열산화막(7)에 의해 확산정도가 감소되어, 상기 게이트(2)의 하부 기판(1)영역 즉, 채널영역으로 확산이 상대적으로 줄어들게 된다.
상기한 바와 같이 본 발명 모스 트랜지스터 제조방법은 게이트의 측면기판에 열산화막을 형성하고, 고농도 소스 및 드레인을 확산에 의해 형성함으로써, 그 열산화막에 의해 저농도 소스 및 드레인이 채널영역으로 확산되는 것을 줄여 소자의 단채널효과가 발생하는 것을 방지하여 동작특성을 향상시키는 효과와 아울러 모스 트랜지스터의 집적도를 향상시키는 효과가 있다.
Claims (3)
- 반도체 기판에 그 상부에 질화막이 증착된 게이트를 형성하는 게이트 형성단계와; 그 게이트의 측면 기판 하부에 저농도 불순물 이온을 주입하여 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트 측면에 질화막측벽을 형성하고, 그 질화막측벽의 측면에 노출된 저농도 소스 및 드레인을 소정 깊이로 식각하는 질화막측벽 및 단차형성단계와; 상기 질화막측벽의 측면에 산화막측벽을 형성하고, 그 산화막측벽의 측면에 노출된 저농도 소스 및 드레인의 상부에 텅스텐 실리사이드를 형성하는 텅스텐실리사이드 형성단계와; 상기 산화막측벽을 선택적으로 제거하여 그 하부의 저농도 소스 및 드레인의 일부영역을 노출시킨 후, 그 노출된 저농도 소스 및 드레인의 일부영역에 확산방지막을 형성하는 확산방지막 형성단계와; 상기 확산방지막과 텅스텐실리사이드의 상부에 다결정실리콘을 증착하고, 그 다결정실리콘에 고농도 불순물 이온을 이온주입한 후, 열처리를 통해 상기 주입된 불순물 이온이 상기 텅스텐실리사이드를 통해 저농도 소스 및 드레인의 일부영역에 확산되도록 하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 확산방지막은 열산화막인 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 질화막측벽 및 단차형성단계는 상기 게이트가 형성된 기판의 상부전면에 질화막을 증착하는 질화막증착단계와; 상기 증착된 질화막을 과도식각하여 상기 저농도 소스 및 드레인의 일부영역을 건식식각하는 과도식각단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1998
- 1998-09-08 KR KR1019980037005A patent/KR100273297B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101596775B1 (ko) | 2014-12-22 | 2016-03-07 | 주식회사 포스코 | Cpm 조업을 위한 코크스 공급 장치 |
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