KR20000008774A - AUTO-PRECHARGE APPARATUS IN A SYNCHRONOUS DRAM(Dynamic Random Access Memory) - Google Patents

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Abstract

PURPOSE: An auto-precharge apparatus in a SDRAM(Synchronous Dynamic Random Access Memory) is provided to avoid an error occurrence when data are restored in a fast operation. CONSTITUTION: The auto-precharge apparatus comprises: a precharge control delaying element(10) which delays a row active signal by a minimum time(tRAS) needed for storing data in a memory device; a burst counting element(20) which determines when to auto-precharge, controlled by a burst length(BL) and a cas latency(CL); and an auto-precharge signal generator(30) which receives outputs from the auto-precharge control delaying element(10) and the bursting counting element(20), and generates a precharge command signal when the auto-precharge operation starts.

Description

동기식 디램의 자동 프리차지 장치Automatic precharge device of synchronous DRAM

본 발명은 동기식 디램의 자동 프리차지 장치에 관한 것으로, 보다 상세하게는 자동 프리차지 수행시 셀 캐패시터에 데이타를 정확히 저장하기 위한 최소시간을 확보하여 고속동작에서도 안정된 데이타 복원이 가능케 한 동기식 디램의 자동 프리차지 장치에 관한 것이다.The present invention relates to an automatic precharge device for a synchronous DRAM, and more particularly, to secure a minimum time for accurately storing data in a cell capacitor when performing an automatic precharge. It relates to a precharge device.

일반적으로, 동기식 디램(synchronous DRAM)에서는 뱅크의 활성화 후, 리드 및 라이트 동작명령을 수행할 때, A10이라는 프레그(flag)신호가 있어 상기 프레그 신호(A10)가 ‘로직하이’일 경우 버스트 길이(bursy length: BL)만큼 컬럼 엑세스를 수행한 이후 자동으로 해당 뱅크를 프리차지하는 규정에 의해, 외부에서 인가되는 별도의 프리차지 명령없이 자동으로 프리차지를 수행하게 된다. 이를‘자동 프리차지(auto-precharge)’라 한다.In general, in a synchronous DRAM, when a read and write operation command is executed after activation of a bank, there is a flag signal A10, which is a burst when the signal A10 is 'logic high'. According to the rule of automatically precharging the corresponding bank after performing the column access by the length (bursy length: BL), the precharge is automatically performed without a separate precharge command applied from the outside. This is called "auto-precharge."

그런데, 종래에 사용된 동기식 디램에서의 자동 프리차지(auto-precharge) 동작은 리드 및 라이트 동작명령이 인가된 후, 그 클럭신호에서 버스트 카운터(burst counter)가 동작하고, 그에따라 컬럼 엑세스가 시작되어 버스트 길이(burst length: BL)만큼 진행되고 지정된 버스트 길이(BL)와 진행된 버스트길이가 일치할 경우에 앤드(END)신호를 출력하여 동작을 완료하고 곧바로 프리차지가 진행된다.However, in a conventional auto-precharge operation in a synchronous DRAM, after a read and write operation command is applied, a burst counter is operated on the clock signal, and column access starts accordingly. When the burst length BL is advanced and the specified burst length BL coincides with the advanced burst length, the end signal is outputted to complete the operation and the precharge is immediately performed.

상기한 바와 같이, 버스트길이(burst length: BL)에 맞추어 프리차지 동작을 제어하는 종래의 방식은 예를들어, 카스 레이턴시(cas latency: CL)가 2이고, 버스트 길이(burst length: BL)가 1인 고속동작의 경우, 뱅크가 액티브되는 시점에서 프리차지 모드로 진입하는 데까지 걸리는 시간이 매우 짧아져 메모리 셀 캐패시터에 데이타를 저장하는데 필요한 최소 시간(tRAS)을 만족하지 못하게 되는 문제점이 발생한다.As described above, the conventional method of controlling the precharge operation in accordance with the burst length BL is, for example, the cas latency CL is 2, and the burst length BL is In the case of the high-speed operation of 1, the time taken to enter the precharge mode from the time when the bank is activated becomes very short, so that the minimum time tRAS required for storing data in the memory cell capacitor is not satisfied.

상기 최소 tRAS시간은 동기식 디램의 기본 셀을 구성하는 저장수단인 셀 캐패시터에 데이타를 저장함에 있어 요구되는 일정시간을 나타낸 것으로, 리드 및 라이트동작을 할 때 비트라인 센스앰프의 동작으로 증폭된 비트라인의 데이타값이 메모리 셀 캐패시터에 저장되게 되는데, 셀의 전송 트랜지스터가 구동시킬 수 있는 전류의 양이 크기 않기 때문에, 완전한 데이타를 저장하는 데에는 많은 시간이 요구된다.The minimum tRAS time represents a predetermined time required for storing data in a cell capacitor which is a storage means constituting a basic cell of a synchronous DRAM. The bit line amplified by the operation of the bit line sense amplifier during read and write operations. The data value of is stored in the memory cell capacitor. Since the amount of current that can be driven by the cell's transfer transistor is not large, a long time is required to store the complete data.

그런데, 상기한 바와 같이 CL= 2, BL=1인 고속동작의 경우, 데이타 저장에 요구되는 충분한 시간을 확보하지 못하게 되는 문제가 발생한다. 상기 문제의 해결을 위해, 종래에는 프리차지 동작을 수행함에 몇개의 클럭을 시프트(shift)시켜 그 이후에 동작하는 방법을 채용하였는데, 이는 정확한 데이타 복원(restore) 시간에 따른 것이 아니라 적정한 수준을 예측하고 제어하는 것이기 때문에, 주파수변화 등에 따른 여러가지 변수를 잠재적으로 갖고 있게 되어, 여전히 데이타 복원시 불량이 발생하는 문제점이 있다.However, as described above, in the case of the high speed operation in which CL = 2 and BL = 1, there is a problem in that sufficient time required for data storage is not secured. In order to solve the above problem, conventionally, a method of shifting a few clocks after performing a precharge operation is adopted, which predicts an appropriate level rather than an accurate data restore time. Because of this, it is possible to have various variables in accordance with the frequency change and the like, and there is still a problem that a defect occurs when restoring data.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이타 저장에 요구되는 충분한 시간적 마진을 확보키 위해, 일정 딜레이를 사용하여 상기 딜레이시간 이후 프리차지신호가 발생되도록 제어하므로써, 고속동작시 유발되는 데이타 복원시의 불량발생을 제거한 동기식 디램의 자동 프리차지 장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to control the generation of a precharge signal after the delay time by using a constant delay in order to secure sufficient time margin required for data storage. It is an object of the present invention to provide an automatic precharge device for a synchronous DRAM that eliminates a defect in data restoration caused by high speed operation.

도 1 은 본 발명에 따른 동기식 디램의 자동 프리차지 장치를 나타낸 블럭 구성도1 is a block diagram showing an automatic precharge device for a synchronous DRAM according to the present invention.

도 2 는 도 1 에 도시된 프리차지 제어 딜레이수단의 제1 실시예를 나타낸 회로도FIG. 2 is a circuit diagram showing a first embodiment of the precharge control delay means shown in FIG.

도 3 은 도 1 에 도시된 자동 프리차지신호 발생수단의 1실시예를 나타낸 회로도3 is a circuit diagram showing an embodiment of the automatic precharge signal generating means shown in FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 프리차지 제어 딜레이수단 30: 버스트 카운팅수단10: precharge control delay means 30: burst counting means

40: 자동 프리차지신호 발생수단40: automatic precharge signal generating means

상기 목적을 달성하기 위하여, 본 발명에 의한 동기식 디램의 자동 프리차지 장치는 로오 액티브동작시 발생하는 로오 인에이블신호를 입력받아 메모리소자내 데이타 저장을 위해 요구되는 최소 시간만큼 딜레이시켜 전달하는 프리차지 제어 딜레이수단과,In order to achieve the above object, the automatic precharge device for a synchronous DRAM according to the present invention receives a low enable signal generated during a low active operation and delays and delivers the signal by a minimum time required for data storage in the memory device. Control delay means,

버스트 길이 및 카스 레이턴시에 따라 동작이 제어되어, 자동으로 프리차지동작하는 시점을 결정하는 버스트 카운팅수단과,Burst counting means for controlling the operation according to the burst length and the cascade latency, and automatically determining the timing of the precharge operation;

상기 프리차지 제어 딜레이수단 및 버스트 카운팅 수단의 출력신호를 입력받아 상기 자동 프리차지 동작시점에서 프리차지 명령을 발생시키는 자동 프리차지 신호 발생수단을 구비하는 것을 특징으로 한다.And an automatic precharge signal generating means for receiving the output signals of the precharge control delay means and the burst counting means and generating a precharge command at the time of the automatic precharge operation.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명에 따른 동기식 디램의 자동 프리차지 장치를 나타낸 블럭 구성도로, 로오 액티브신호(row_act)를 입력받아 메모리소자내 데이타 저장을 위해 요구되는 최소의 시간(tRAS)만큼 딜레이시켜 전달하는 프리차지 제어 딜레이수단(10)과; 버스트 길이(burst length: BL) 및 카스 레이턴시(cas latency: CL)에 따라 동작이 제어되어, 자동으로 프리차지동작하는 시점을 결정하는 버스트 카운팅수단(20)과; 상기 프리차지 제어 딜레이수단(10) 및 버스트 카운팅 수단(20)의 출력신호를 입력받아 상기 자동 프리차지 동작시점에서 프리차지 명령신호(auto_pcg)를 발생시키는 자동 프리차지 신호 발생수단(30)을 구비하여 구성된다.FIG. 1 is a block diagram illustrating an automatic precharge device for a synchronous DRAM according to the present invention, which receives a row active signal (row_act) and delivers the signal by delaying the minimum time tRAS required for data storage in a memory device. Charge control delay means (10); Burst counting means (20) for controlling operation according to a burst length (BL) and cas latency (CL) to automatically determine when to perform a precharge operation; And an automatic precharge signal generating means 30 which receives the output signals of the precharge control delay means 10 and the burst counting means 20 and generates a precharge command signal auto_pcg at the time of the automatic precharge operation. It is configured by.

도 2 는 상기 도 1 에 도시된 프리차지 제어 딜레이수단(10)의 제1 실시예를 나타낸 회로도로, 다수개의 직렬연결된 인버터(I1∼In)로 이루어진 인버터 체인구조를 나타낸다.FIG. 2 is a circuit diagram showing a first embodiment of the precharge control delay means 10 shown in FIG. 1, showing an inverter chain structure composed of a plurality of series-connected inverters I1 to In.

상기 인버터 체인구조의 프리차지 제어 딜레이수단(10)은 로오 엑티브신호(row_act)를 입력받아 메모리셀 캐패시터에 데이타를 저장하는데 요구되는 최소시간(tRAS)만큼 딜레이시켜 전달하는 역할을 한다. 이에따라, 최소 tRAS시간의 확보가 가능해지는 것이다.The precharge control delay means 10 of the inverter chain structure receives a row active signal row_act and delays and delivers it by a minimum time tRAS required for storing data in a memory cell capacitor. Accordingly, it is possible to secure a minimum tRAS time.

그리고, 도 3 은 상기 도 1 에 도시된 자동 프리차지신호 발생수단(30)의 1실시예를 나타낸 회로도로, 외부입력 제어신호(control)에 의해 각각의 동작이 제어되며 전원전압(Vcc)을 상기 프리차지 제어 딜레이수단(10) 및 버스트 카운팅수단(20) 각각의 출력노드(N1, N2)로 전달하는 제1 및 제2 전달부와, 상기 제1 및 제2 전달부의 출력전위를 각각 래치하는 제1 및 제2 래치부와, 상기 제1 및 제2 래치부의 출력신호를 입력받아 논리조합하는 논리부를 구비하여 구성된다.FIG. 3 is a circuit diagram showing an embodiment of the automatic precharge signal generating means 30 shown in FIG. 1, in which each operation is controlled by an external input control signal, and the power supply voltage Vcc is controlled. The first and second transfer units for transmitting the precharge control delay means 10 and the burst counting means 20 to the output nodes N1 and N2, and the output potentials of the first and second transfer units, respectively, are latched. And a logic unit configured to receive and logically combine output signals of the first and second latch units.

동 도면의 경우, 상기 제1 및 제2 전달부를 P채널 모스 트랜지스터(MP1, MP2)를 채용하여 구성하였지만, 상기 외부입력 제어신호(control)의 전위레벨을 조절하여 인가해주므로써, 각각을 N채널 모스 트랜지스터로 구성할 수도 있다.In the figure, the first and second transfer units are configured by employing P-channel MOS transistors MP1 and MP2. However, by adjusting the potential level of the external input control signal control, N-channels are respectively provided. It can also be comprised with a MOS transistor.

그리고, 상기 제1 및 제2 래치부는 각각 입·출력단이 서로 피드백되어 연결된 2개의 인버터(I1, I2 / I3, I4)로 구성되며, 상기 논리부는 낸드조합 게이트(NAND)로 구성되는 것을 특징으로 한다.The first and second latch units may include two inverters I1, I2 / I3, and I4 connected to each other by feedback of input and output terminals, and the logic unit may include a NAND combination gate (NAND). do.

이하, 상기 구성으로 이루어지는 본발명의 동작을 도면을 참조하며 살펴보기로 한다.Hereinafter, the operation of the present invention having the above configuration will be described with reference to the drawings.

상기 도 2 에 도시된 인버터 체인구조의 프리차지 제어 딜레이수단(10)에 의해, 메모리 셀을 구성하는 저장수단인 셀 캐패시터에 데이타를 저장하기 위해 요구되는 최소시간(최소 tRAS시간)의 확보가 가능해지고, 상기 최소 tRAS시간만큼 지연된 프리차지동작 제어신호를 상기 노드(N1)을 통해 후단의 자동 프리차지신호 발생수단(30)으로 출력한다.By the precharge control delay means 10 of the inverter chain structure shown in FIG. 2, it is possible to secure a minimum time (minimum tRAS time) required for storing data in a cell capacitor which is a storage means constituting a memory cell. And outputs a precharge operation control signal delayed by the minimum tRAS time to the automatic precharge signal generating means 30 at a later stage through the node N1.

그리고, 상기 버스트 카운팅수단(20)은 버스트 길이(burst length: BL) 및 카스 레이턴시(cas latency: CL)를 입력신호로 하여 상기 버스트길이(BL)와 카운팅한 버스트 값이 동일해지면 자동 프리차지동작 시점을 결정하는 신호를 출력노드(N2)를 통해 상기 자동 프리차지신호 발생수단(30)으로 출력한다.The burst counting means 20 automatically precharges when the burst length BL is equal to the counted burst value using a burst length BL and a cas latency CL as an input signal. The signal for determining the viewpoint is output to the automatic precharge signal generating means 30 through the output node N2.

그러면, 상기 도 3 에 도시된 구성의 자동 프리차지신호 발생수단(30)은 상기 프리차지 제어 딜레이수단(10) 및 버스트 카운팅수단(20)의 출력신호에 따라 상기 최소 tRAS시간을 확보하여 출력단에 자동 프리차지를 제어하는 신호(auto_pcg)를 출력하게 된다.Then, the automatic precharge signal generating means 30 having the configuration shown in FIG. 3 secures the minimum tRAS time according to the output signals of the precharge control delay means 10 and the burst counting means 20 to the output terminal. A signal auto_pcg for controlling auto precharge is output.

그 후, 상기 최종 출력신호인 자동 프리차지 제어신호(auto_pcg)는 워드라인(word line)과 로오 디코더(row decoder) 및 비트라인 센스앰프(bit line sense amplifier)를 비활성화시키게 된다.Thereafter, the automatic precharge control signal auto_pcg, which is the final output signal, deactivates a word line, a row decoder, and a bit line sense amplifier.

이상에서 설명한 바와같이 본 발명에 따른 동기식 디램의 자동 프리차지 장치에 의하면, 자동 프리차지신호가 카스 레이턴시와 버스트 길이 및 주파수 변화에 대해서도 메모리 셀을 구성하는 저장수단인 셀 캐패시터에 데이타를 저장하기 위해 요구되는 최소시간(최소 tRAS시간)을 충분히 확보하며 발생되기 때문에, 고속동작에서의 데이타 복원시 발생되는 불량발생을 제거할 수 있는 매우 뛰어난 효과가 있다.As described above, according to the automatic precharge device of the synchronous DRAM according to the present invention, the automatic precharge signal is used to store data in a cell capacitor which is a storage means constituting a memory cell with respect to cascade latency, burst length, and frequency change. Since it is generated with sufficient minimum time (minimum tRAS time) required, there is a very excellent effect of eliminating the occurrence of defects generated during data restoration in high speed operation.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (6)

동기식 메모리소자의 자동 프리차지 장치에 있어서,In the automatic precharge device of a synchronous memory device, 로오 액티브동작시 발생되는 로오 인에이블신호를 입력받아 메모리소자내 데이타 저장을 위해 요구되는 최소 시간만큼 딜레이시켜 전달하는 프리차지 제어 딜레이수단과,A precharge control delay means for receiving a low enable signal generated during the low active operation and delaying the delayed signal for a minimum time required for data storage in the memory device; 버스트 길이 및 카스 레이턴시에 따라 동작이 제어되어, 자동으로 프리차지동작하는 시점을 결정하는 버스트 카운팅수단과,Burst counting means for controlling the operation according to the burst length and the cascade latency, and automatically determining the timing of the precharge operation; 상기 프리차지 제어 딜레이수단 및 버스트 카운팅 수단의 출력신호를 입력받아 상기 자동 프리차지 동작시점에서 프리차지 명령을 발생시키는 자동 프리차지 신호 발생수단을 구비하는 것을 특징으로 하는 동기식 디램의 자동 프리차지 장치.And an automatic precharge signal generating means for receiving the output signals of the precharge control delay means and the burst counting means to generate a precharge command at the time of the automatic precharge operation. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 제어 딜레이수단은 다수개의 인버터로 이루어진 인버터 체인으로 구성되는 것을 특징으로 하는 동기식 디램의 자동 프리차지 장치.The precharge control delay means is an automatic precharge device of a synchronous DRAM, characterized in that consisting of an inverter chain consisting of a plurality of inverters. 제 1 항에 있어서,The method of claim 1, 상기 자동 프리차지신호 발생수단은,The automatic precharge signal generating means, 외부입력 제어신호에 의해 동작이 제어되어, 전원전압을 상기 프리차지 제어 딜레이수단 및 버스트 카운팅수단 각각의 출력노드로 전달하는 제1 및 제2 전달부와,An operation controlled by an external input control signal to transmit a power supply voltage to output nodes of the precharge control delay means and the burst counting means, respectively; 상기 제1 및 제2 전달부의 출력전위를 각각 래치하는 제1 및 제2 래치부와,First and second latch portions for latching output potentials of the first and second transfer portions, respectively; 상기 제1 및 제2 래치부의 출력신호를 입력받아 논리조합하는 논리부를 구비하는 것을 특징으로 하는 동기식 디램의 자동 프리차지 장치.And a logic unit configured to receive and logically output the output signals of the first and second latch units. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 및 제2 전달부는 각각 모스 트랜지스터로 구성되는 것을 특징으로 하는 동기식 디램의 프리차지 장치.And the first and second transfer units are each composed of MOS transistors. 제 3 항에 있어서,The method of claim 3, wherein 상기 제1 및 제2 래치부는 각각 입·출력단이 서로 피드백되어 연결된 2개의 인버터로 구성되는 것을 특징으로 하는 동기식 디램의 프리차지 장치.The first and second latch units are precharge devices of the synchronous DRAM, characterized in that each input and output terminal is composed of two inverters are fed back to each other. 제 3 항에 있어서,The method of claim 3, wherein 상기 논리부는 낸드조합 논리소자로 구성되는 것을 특징으로 하는 동기식 디램의 프리차지 장치.And the logic unit comprises a NAND combinational logic element.
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