KR20000004418A - Vertical stack package - Google Patents

Vertical stack package Download PDF

Info

Publication number
KR20000004418A
KR20000004418A KR1019980025850A KR19980025850A KR20000004418A KR 20000004418 A KR20000004418 A KR 20000004418A KR 1019980025850 A KR1019980025850 A KR 1019980025850A KR 19980025850 A KR19980025850 A KR 19980025850A KR 20000004418 A KR20000004418 A KR 20000004418A
Authority
KR
South Korea
Prior art keywords
pattern tape
package
stack package
heat sink
semiconductor chip
Prior art date
Application number
KR1019980025850A
Other languages
Korean (ko)
Inventor
김지연
조순진
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980025850A priority Critical patent/KR20000004418A/en
Publication of KR20000004418A publication Critical patent/KR20000004418A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling

Abstract

PURPOSE: A vertical stack package is provided to decrease a thickness of the package by stacking vertically a semiconductor chip in longitudinal direction without using a lead-frame. CONSTITUTION: The vertical stack package comprises an electrode(11) mounted in a substrate and located at center portion of a pattern tape(1); a heat sink(2) vertically attached on the pattern tape(1); semiconductor chips(3,4) attached at both sides of the heat sink(2); a plurality of pads(31,41) of the each semiconductor chip(3,4) connected to at both sides(12) of the pattern tape(1); and a molding material(5) for molding the resultant structure to expose an upper of the heat sink(2) and the electrode(11) of the pattern tape(1).

Description

직립식 스택 패키지Upright stack package

본 발명은 직립식 스택 패키지에 관한 것으로서, 보다 구체적으로는 최소한 2개 이상의 반도체 칩이 직립식으로 스태킹된 패키지에 관한 것이다.The present invention relates to an upright stack package, and more particularly to a package in which at least two semiconductor chips are stacked upright.

메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.Increasing capacity of memory chips is proceeding at a rapid pace. Currently, 128M DRAM is in mass production, and mass production of 256M DRAM is expected in the near future.

메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.As a method of increasing the capacity of a memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space of a semiconductor device is generally known. However, such a method requires precise fine line width. It requires a high level of technology and a lot of development time. Therefore, recently, a stacking technology that can achieve high integration in an easier way has been developed, and research on this has been actively conducted.

반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.In the semiconductor industry, stacking refers to a technology in which at least two or more semiconductor devices are stacked vertically to double the memory capacity. Such stacking, for example, stacks two 64M DRAM devices to form a 128M DRAM class. In addition, two 128M DRAM class devices can be stacked to form a 256M DRAM class.

상기와 같은 스택킹에 의한 패키지의 전형적인 예를 개략적으로 설명하면 다음과 같다.A typical example of a package by stacking as described above is as follows.

패드가 상부면에 배치된 반도체 칩에 리드 프레임의 인너 리드가 접착제로 부착되고, 이 인너 리드는 패드에 금속 와이어로 연결되어 있다. 전체가 봉지제로 몰딩되면, 리드 프레임의 아우터 리드가 봉지제의 양측으로 돌출되어 있다.The inner lead of the lead frame is attached to the semiconductor chip on which the pad is disposed on the upper surface with an adhesive, and the inner lead is connected to the pad by a metal wire. When the whole is molded with the sealing agent, the outer lead of the lead frame protrudes to both sides of the sealing agent.

이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결되어 있다.Packages of the same structure are stacked on one such package. That is, the outer lead of the package stacked on the upper portion is joined to the middle of the lead frame of the lower package and is electrically connected.

그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.However, such a general stack package has a disadvantage that the overall thickness of the package is too thick. In addition, since the signal transmission path of the upper package must pass through the lead frame of the lower package through the outer lead of the upper package, the electrical signal path is too long. In particular, the leads of the upper and lower packages are joined by soldering, and this poor soldering often causes poor connection.

이를 해소하기 위해서, 종래에 제안된 스택 패키지를 간단히 설명하면 다음과 같다.In order to solve this problem, a conventional stack package will be briefly described as follows.

상하부 반도체 칩의 각 뒷면이 접착제에 의해 접착되어 있다. 상부 반도체 칩의 상부면에 상부 리드 프레임의 인너 리드가 부착되어, 금속 와이어에 의해 인너 리드와 패드가 전기적으로 연결되어 있다. 또한, 하부 반도체 칩의 하부면에 하부 리드 프레임의 인너 리드가 부착되어, 금속 와이어에 의해 인너 리드와 패드가 전기적으로 연결되어 있다. 하부 리드 프레임의 아우터 리드는 상부 리드 프레임의 중간부에 본딩되어 있고, 상부 리드 프레임의 아우터 리드가 양측으로 돌출되도록 전체가 봉지제로 몰딩되어서, 2개의 반도체 칩이 스택킹된 패키지가 완성된다.Each back side of the upper and lower semiconductor chips is bonded by an adhesive. The inner lead of the upper lead frame is attached to the upper surface of the upper semiconductor chip, and the inner lead and the pad are electrically connected by metal wires. In addition, the inner lead of the lower lead frame is attached to the lower surface of the lower semiconductor chip, and the inner lead and the pad are electrically connected by metal wires. The outer lead of the lower lead frame is bonded to the middle portion of the upper lead frame, and the whole is molded with an encapsulant so that the outer lead of the upper lead frame protrudes to both sides, thereby completing a package in which two semiconductor chips are stacked.

그러나, 상기한 바와 같은 종래의 스택 패키지 두께는, 각 반도체 칩이 횡으로 적층되기 때문에, 경박화되는 패키지 발전 추세에 비추어보면 개선의 요지가 되어 왔다.However, the conventional stack package thickness as described above has been the point of improvement in view of the trend of lighter and thinner package development since each semiconductor chip is stacked laterally.

또한, 종래에는 리드 프레임들간의 단차를 두면서 스택킹하기 때문에, 이 단차로 인한 패키징 불량이 유발되고, 특히 리드 프레임들간의 연결 불량도 많았다.In addition, in the related art, since the stacking is performed while keeping the steps between the lead frames, packaging defects caused by the steps are caused, and in particular, there are many connection defects between the lead frames.

상기와 같은 문제점을 해소하기 위해 안출된 본 발명은, 반도체 칩을 횡이 아닌 종 방향을 따라 직립된 상태로 스택킹하여 패키지의 두께를 줄일 수 있는 직립식 스택 패키지를 제공하는데 목적이 있다.The present invention has been made in order to solve the above problems, an object of the present invention is to provide an upright stack package that can reduce the thickness of the package by stacking the semiconductor chip in an upright position along the longitudinal direction rather than in the horizontal direction.

다른 목적은 리드 프레임을 사용하지 않으므로써, 패키징 불량 및 연결 불량을 근원적으로 방지할 수 있게 하는데 있다.Another object is to make it possible to fundamentally prevent a packaging failure and a connection failure by not using a lead frame.

도 1 내지 도 4는 본 발명의 실시예 1에 따른 스택 패키지 제조 공정을 순차적으로 나타낸 단면도1 to 4 are cross-sectional views sequentially showing a stack package manufacturing process according to a first embodiment of the present invention

도 5 내지 도 7은 본 발명의 실시예 2에 따른 스택 패키지 제조 공정을 순차적으로 나타낸 단면도5 to 7 are cross-sectional views sequentially showing a stack package manufacturing process according to a second embodiment of the present invention

도 8 및 도 9는 본 발명의 실시예 3에 따른 스택 패키지 제조 공정을 순차적으로 나타낸 단면도8 and 9 are cross-sectional views sequentially showing a stack package manufacturing process according to a third embodiment of the present invention

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

1 - 패턴 테이프 2 - 히트 싱크1-pattern tape 2-heat sink

3,4,7,8 - 반도체 칩 5 - 봉지제3,4,7,8-Semiconductor chip 5-Encapsulant

6 - 솔더 볼 11 - 전극6-solder ball 11-electrode

31,41,71,81 - 패드31,41,71,81-Pad

상기와 같은 목적을 달성하기 위한 본 발명에 따른 스택 패키지는 다음과 같은 구성으로 이루어진다.The stack package according to the present invention for achieving the above object consists of the following configuration.

기판에 실장되는 전극이 중앙에 배치된 패턴 테이프상에 히트 싱크가 직립으로 부착된다. 히트 싱크의 양측면 각각에 반도체 칩의 뒷면이 부착되고, 각 반도체 칩의 패드가 패턴 테이프의 양측 단부에 연결된다. 히트 싱크의 상단과 패턴 테이프의 전극이 노출되게 전체가 봉지제로 몰딩된다.The heat sink is attached upright on the pattern tape in which the electrode mounted on the substrate is disposed at the center. The back surface of the semiconductor chip is attached to each of both sides of the heat sink, and pads of each semiconductor chip are connected to both ends of the pattern tape. The whole is molded with encapsulant so that the top of the heat sink and the electrode of the pattern tape are exposed.

한편, 상기와 같은 구조에서 히트 싱크를 사용하지 않고 각 반도체 칩의 뒷면을 직접 부착해도 되고, 또한 봉지제에서 노출된 패턴 테이프의 전극에 솔더 볼을 부착해도 된다.In addition, in the structure as mentioned above, the back surface of each semiconductor chip may be directly attached without using a heat sink, and the solder ball may be affixed to the electrode of the pattern tape exposed by the sealing agent.

상기된 본 발명의 구성에 의하면, 패턴 테이프에 반도체 칩이 직립 상태로 부착되어 스택킹되므로써, 여러 개의 반도체 칩을 스택킹하여도 패키지의 두께가 증가되지 않게 되고, 또한 리드 프레임이 사용되지 않으므로, 리드 프레임들간의 단차로 인한 패키징 불량이나 연결 불량이 방지된다.According to the above-described configuration of the present invention, since the semiconductor chip is attached to the pattern tape in an upright state and stacked, the thickness of the package does not increase even when several semiconductor chips are stacked, and since the lead frame is not used, Poor packaging or poor connection due to the step between the lead frames is prevented.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.

<실시예 1><Example 1>

도 1 내지 도 4는 본 발명의 실시예 1에 따른 스택 패키지 제조 공정을 순차적으로 나타낸 단면도이다.1 to 4 are cross-sectional views sequentially showing a stack package manufacturing process according to the first embodiment of the present invention.

도 1에 도시된 바와 같이, 기판에 실장되는 전극(11)이 중앙에 배치된 패턴 테이프(1)를 횡으로 배치하고, 각 전극(11) 사이 부분상에 히트 싱크(2)를 직립되게 세워 접착한다. 그리고, 2개의 반도체 칩(3,4)의 뒷면, 즉 패드(31,41)의 반대면을 히트 싱크(2)의 양측면에 접착한다. 특히, 각 반도체 칩(3,4)의 높이보다 히크 싱크(2)의 높이가 약간 더 높아서, 히트 싱크(2)가 반도체 칩(3,4)보다 돌출되도록 한다.As shown in FIG. 1, the pattern tape 1 arrange | positioned at the center by the electrode 11 mounted on a board | substrate is arrange | positioned laterally, and the heat sink 2 stands upright on the part between each electrode 11, and is standing up. Glue. Then, the back surfaces of the two semiconductor chips 3 and 4, that is, opposite surfaces of the pads 31 and 41, are bonded to both sides of the heat sink 2. In particular, the height of the heat sink 2 is slightly higher than the height of each semiconductor chip 3, 4, so that the heat sink 2 protrudes more than the semiconductor chip 3, 4.

이어서, 도 2에 도시된 바와 같이, 패턴 테이프(1)의 양측 단부(12)를 위로 90。로 꺾어서, 각 패드(31,41)에 연결하고, 도 3과 같이, 전체를 봉지제(5)로 몰딩한다. 특히, 봉지제(5)는 히트 싱크(2)의 상단과 전극(11)이 상하로 노출되게 몰딩된다.Then, as shown in FIG. 2, the two end portions 12 of the pattern tape 1 are folded upward by 90 ° to connect to the respective pads 31 and 41, and as shown in FIG. Molding). In particular, the encapsulant 5 is molded such that the upper end of the heat sink 2 and the electrode 11 are exposed up and down.

이러한 상태에서도, 패턴 테이프(1)의 전극(11)을 직접 기판에 실장할 수도 있지만, 도 4와 같이, 전극(11)에 솔더 볼(6)을 부착하여, 볼 그리드 어레이 타입의 패키지를 구현할 수도 있다.Even in this state, the electrode 11 of the pattern tape 1 may be directly mounted on the substrate. However, as shown in FIG. 4, the solder balls 6 are attached to the electrodes 11 to implement a ball grid array type package. It may be.

<실시예 2><Example 2>

도 5 내지 도 7은 본 실시예 2에 따른 패키지 제조 공정을 순차적으로 나타낸 단면도이다.5 to 7 are cross-sectional views sequentially showing a package manufacturing process according to the second embodiment.

도 5에 도시된 바와 같이, 실시예 1과는 달리 각 반도체 칩(3,4) 사이에 히트 싱크가 없고, 각 반도체 칩(3,4)의 뒷면을 접착제로 직접 부착한다. 본 실시예 2는 열발산이 패키지 동작에 크게 문제가 되지 않을 경우에 적용된다. 이어진 후속 공정을 나타낸 도 6 및 도 7은 실시예 1과 동일하므로, 반복 설명은 생략한다.As shown in FIG. 5, unlike the first embodiment, there is no heat sink between the semiconductor chips 3 and 4, and the back surface of each semiconductor chip 3 and 4 is directly attached with an adhesive. The second embodiment is applied when heat dissipation is not a big problem for package operation. 6 and 7 showing subsequent steps are the same as those in Example 1, and the description thereof will be omitted.

<실시예 3><Example 3>

도 8 및 도 9는 본 실시예 3에 따른 패키지 제조 공정을 나타낸 단면도이다.8 and 9 are cross-sectional views showing a package manufacturing process according to the third embodiment.

도 8에 도시된 공정은 실시예 1의 도 2의 후속 공정으로서, 도시된 바와 같이, 각 반도체 칩(3,4)의 패드(31,41)에 연결된 패턴 테이프(1)의 단부(12)에 다른 2개의 반도체 칩(7,8)의 패드(71,81)를 연결한다. 즉, 4개의 반도체 칩(3,4,7,8)이 직립식으로 적층되고, 각 패드(31,41,71,81)들이 하나의 패턴 테이프(1)의 단부(12)에 연결된다.The process shown in FIG. 8 is a subsequent process of FIG. 2 of Embodiment 1, and as shown, the end 12 of the pattern tape 1 connected to the pads 31 and 41 of each semiconductor chip 3 and 4. The pads 71 and 81 of the other two semiconductor chips 7 and 8 are connected to each other. That is, four semiconductor chips 3, 4, 7, and 8 are stacked upright, and each pad 31, 41, 71, 81 is connected to the end 12 of one pattern tape 1.

이어서, 도 9와 같이 히트 싱크(2)와 전극(11)이 노출되게 봉지제(5)로 몰딩하면, 4개의 반도체 칩(3,4,7,8)이 직립식으로 스택킹된 패키지가 완성된다.Subsequently, when the heat sink 2 and the electrode 11 are molded with the encapsulant 5 as shown in FIG. 9, a package in which four semiconductor chips 3, 4, 7, and 8 are stacked upright is formed. Is completed.

이상에서 설명한 바와 같이 본 발명에 의하면, 여러 개의 반도체 칩이 직립식으로 세워져 스택킹되므로써, 스택킹되는 반도체 칩의 수가 증가되어도 패키지의 두께는 증가되지 않게 되므로, 패키지의 경박화가 실현된다.As described above, according to the present invention, since several semiconductor chips are erected and stacked upright, the thickness of the package does not increase even if the number of stacked semiconductor chips is increased, thereby making the package thinner.

또한, 리드 프레임을 사용하지 않고 하나의 패턴 테이프에 수 개의 반도체 칩의 패드를 연결하므로써, 리드 프레임 사용으로 인한 패키징 불량이나 연결 불량이 근원적으로 방지된다.In addition, by connecting pads of several semiconductor chips to one pattern tape without using a lead frame, packaging defects or connection defects due to use of the lead frame are fundamentally prevented.

이상에서는 본 발명에 의한 스택 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above has been shown and described with respect to a preferred embodiment for implementing a stack package according to the present invention, the present invention is not limited to the above-described embodiment, without departing from the gist of the invention claimed in the claims below Various modifications can be made by those skilled in the art to which the invention pertains.

Claims (4)

기판에 실장되는 전극이 중앙에 배치되고, 양측 단부가 상향으로 90。로 절곡된 패턴 테이프;A pattern tape having an electrode mounted on a substrate disposed in the center thereof, and both ends of which are bent upward by 90 °; 상기 패턴 테이프상에 뒷면이 접착되고, 외측면에 배치된 각 패드들이 상기 패턴 테이프의 양측 단부에 연결된 2개의 반도체 칩; 및Two semiconductor chips each having a back surface adhered to the pattern tape and each pad disposed on an outer surface thereof connected to both ends of the pattern tape; And 상기 패턴 테이프의 전극이 하부로 노출되게, 전체를 몰딩하는 봉지제를 포함하는 것을 특징으로 하는 직립식 스택 패키지.An upright stack package comprising an encapsulant molding the whole so that the electrode of the pattern tape is exposed to the bottom. 제 1 항에 있어서, 상기 각 반도체 칩 사이에 히트 싱크가 개재되고, 상기 히트 싱크의 상단은 봉지제에서 노출된 것을 특징으로 하는 직립식 스택 패키지.The upright stack package of claim 1, wherein a heat sink is interposed between the semiconductor chips, and an upper end of the heat sink is exposed by an encapsulant. 제 1 항 또는 제 2 항에 있어서, 상기 패턴 테이프의 전극에 솔더 볼이 부착된 것을 특징으로 하는 직립식 스택 패키지.The upright stack package of claim 1 or 2, wherein a solder ball is attached to an electrode of the pattern tape. 제 1 항 또는 제 2 항에 있어서, 상기 패턴 테이프의 양측 단부에 다른 2개의 반도체 칩이 직립,설치되고, 상기 각 반도체 칩의 패드가 패턴 테이프의 양측 단부에 연결되어, 전체가 봉지제로 몰딩된 것을 특징으로 하는 직립식 스택 패키지.According to claim 1 or 2, wherein the other two semiconductor chip is upright and installed at both ends of the pattern tape, the pad of each semiconductor chip is connected to both ends of the pattern tape, the whole is molded with an encapsulant Upright stack package, characterized in that.
KR1019980025850A 1998-06-30 1998-06-30 Vertical stack package KR20000004418A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025850A KR20000004418A (en) 1998-06-30 1998-06-30 Vertical stack package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025850A KR20000004418A (en) 1998-06-30 1998-06-30 Vertical stack package

Publications (1)

Publication Number Publication Date
KR20000004418A true KR20000004418A (en) 2000-01-25

Family

ID=19542238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025850A KR20000004418A (en) 1998-06-30 1998-06-30 Vertical stack package

Country Status (1)

Country Link
KR (1) KR20000004418A (en)

Similar Documents

Publication Publication Date Title
KR100293815B1 (en) Stacked Package
US6858938B2 (en) Semiconductor device
US8896130B2 (en) Multi-chip stack structure and method for fabricating the same
US20040104408A1 (en) Stackable ceramic FBGA for high thermal applications
TW408467B (en) Semiconductor device having adhesive between lead and chip, and method of manufacture thereof
US6552418B2 (en) Resin-encapsulated semiconductor device
KR100321159B1 (en) Stack type memory module and method of fabricating the same
US20040238924A1 (en) Semiconductor package
JPH0322544A (en) Semiconductor device
KR100328693B1 (en) Chip size stack package and its manufacturing method
KR20000004418A (en) Vertical stack package
KR100340862B1 (en) Stack package and its manufacturing method
KR20060133800A (en) Chip stack package
KR100368968B1 (en) Stack type package
KR100424188B1 (en) Chip size stack package
KR100376884B1 (en) Stack package
KR20060128376A (en) Chip stack package
KR20030029681A (en) Stack package and method of fabricating the same
KR100631945B1 (en) Stack package
KR100300496B1 (en) chip size stack package
KR20020002825A (en) Stack type package
KR20060074091A (en) Chip stack package
KR20010068589A (en) Chip scale stack package
KR20010061791A (en) Wafer level stack package
KR20010004547A (en) wafer level stack package and method of fabricating the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid