KR20000004239A - Method for manufacturing peripheral circuits of flash eeprom - Google Patents
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Abstract
Description
본 발명은 플래쉬 이이피롬(flash EEPROM)의 주변회로 트랜지스터 제조 방법에 관한 것으로, 특히 중간 전압 트랜지스터(medium voltage Tr.) 지역과 저 전압 트랜지스터(low voltage Tr.) 지역 각각에서 적용되는 게이트 산화막의 두께 차이로 인하여 트랜지스터 제조 공정 중에 발생되는 게이트 산화막의 막질 저하 및 실리콘 기판의 손상 등을 방지할 수 있는 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a peripheral circuit transistor of a flash EEPROM, and in particular, a thickness of a gate oxide film applied in each of a medium voltage transistor region and a low voltage transistor region. The present invention relates to a method for manufacturing a peripheral circuit transistor of a flash Y pyrom capable of preventing a decrease in film quality of a gate oxide film and damage to a silicon substrate due to a difference.
일반적으로, 플래쉬 이이피롬은 파울러-노드하임 터널링(F-N tunneling)과 핫 캐리어 인젝션(hot carrier injection) 현상을 이용하여 플로팅 게이트에 전하(charge)를 저장하거나 소거하므로써, 전기적으로 데이터를 쓰고 지우는 소자로서 파울러-노드하임 터널링이나 핫 캐리어 인젝션의 동작 특성 때문에 불가피하게 10V 또는 그 이상의 높은 내부 전압을 만들어 내야하며, 이를 위해서는 일반 트랜지스터 보다 두꺼운 게이트 산화막을 사용하는 트랜지스터가 필요하다. 이러한 트랜지스터를 일반적으로 중간 전압 트랜지스터라 하고, 일반 트랜지스터를 저 전압 트랜지스터라 한다.In general, flash Y pyrom is a device that writes and erases data electrically by using Fowler-Nordheim tunneling and hot carrier injection to store or erase charges in a floating gate. Due to the operating characteristics of Fowler-Nordheim tunneling or hot carrier injection, it is inevitable to produce a high internal voltage of 10V or more, which requires a transistor that uses a thicker gate oxide than conventional transistors. Such a transistor is generally referred to as an intermediate voltage transistor and a general transistor is referred to as a low voltage transistor.
중간 전압 트랜지스터는 두꺼운 게이트 산화막과 함께 저 전압 트랜지스터 보다 높은 접합 항복 전압(junction breakdown voltage)을 필요로 하는데, 이를 위해서는 소오스/드레인 접합부 형성 전에 약간 낮은 도우즈(dose)의 이온을 주입하여 접합부의 농도 차이를 완만하게 하므로써, 소위 DDD(Double Diffused Drain) 구조를 만들어 준다.Intermediate voltage transistors require a higher junction breakdown voltage than thicker voltage transistors with thicker gate oxides, which requires a slightly lower dose of ions to implant before source / drain junction formation. By smoothing out the difference, it creates a so-called DDD (Double Diffused Drain) structure.
도 1a 내지 도 1c는 종래 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법을 설명하기 위한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a peripheral circuit transistor of a conventional flash Y pyrom.
도 1a를 참조하면, 중간 전압 트랜지스터 지역(MV)과 저 전압 트랜지스터 지역(LV)이 정의된 실리콘 기판(100)이 제공된다. 중간 전압 트랜지스터 지역(MV)의 실리콘 기판(100)상에 제 1 게이트 산화막(1)이 형성되고, 저 전압 트랜지스터 지역(LV)의 실리콘 기판(100)상에 제 2 게이트 산화막(2)이 형성된다. 제 1 및 제 2 게이트 산화막(1 및 2) 전체 구조상에 폴리실리콘 증착 공정 및 불순물 도핑(doping) 공정을 실시한 후, 게이트 전극 마스크를 이용한 포토리소그라피(photolithography) 공정 및 식각 공정을 실시하여 중간 전압 트랜지스터 지역(MV)에 제 1 게이트 전극(3)이, 저 전압 트랜지스터 지역(LV)에 제 2 게이트 전극(4)이 각각 형성된다.Referring to FIG. 1A, a silicon substrate 100 is provided in which an intermediate voltage transistor region MV and a low voltage transistor region LV are defined. The first gate oxide film 1 is formed on the silicon substrate 100 in the middle voltage transistor region MV, and the second gate oxide film 2 is formed on the silicon substrate 100 in the low voltage transistor region LV. do. After performing a polysilicon deposition process and an impurity doping process on the entire structure of the first and second gate oxide films 1 and 2, a photolithography process and an etching process using a gate electrode mask are performed to perform an intermediate voltage transistor. The first gate electrode 3 is formed in the region MV, and the second gate electrode 4 is formed in the low voltage transistor region LV.
중간 전압 트랜지스터용 제 1 게이트 산화막(1)은 높은 내부 전압에 견딜 수 있도록 약 300Å의 두께로 두껍게 형성하며, 이에 비하여 저 전압 트랜지스터용 제 2 게이트 산화막(2)은 약 150Å의 두께로 얇게 형성한다. 이들 게이트 산화막(1 및 2)은 제 1 및 제 2 게이트 전극(3 및 4)을 형성하기 위한 식각 공정동안 일정 두께 식각 되어 소오스/드레인 접합부가 형성될 부분의 실리콘 기판(100)상에 제 1 및 제 2 잔여 산화막(1a 및 2a)이 남게 된다. 두꺼운 제 1 게이트 산화막(1)의 일부가 식각 되어 형성된 제 1 잔여 산화막(1a)은 얇은 제 2 게이트 산화막(2)의 일부가 식각 되어 형성된 제 2 잔여 산화막(2a)보다 더 두꺼운 두께로 남게된다.The first gate oxide film 1 for the intermediate voltage transistor is formed to a thickness of about 300 kW so as to withstand a high internal voltage, whereas the second gate oxide film 2 for the low voltage transistor is formed to be about 150 mW thick. . These gate oxide films 1 and 2 are etched to a certain thickness during the etching process for forming the first and second gate electrodes 3 and 4 so as to form a first on the silicon substrate 100 in the portion where the source / drain junction is to be formed. And second residual oxide films 1a and 2a remain. The first residual oxide film 1a formed by etching a portion of the thick first gate oxide film 1 remains thicker than the second residual oxide film 2a formed by etching a portion of the thin second gate oxide film 2. .
도 1b를 참조하면, 포토리소그라피 공정을 통해 중간 전압 트랜지스터 지역(MV)이 개방된 감광막 패턴(5)을 형성하고, DDD 구조를 형성하기 위해 낮은 도우즈의 이온을 주입하여 중간 전압 트랜지스터 지역(MV)의 실리콘 기판(100)에 제 1 불순물 영역(6)을 형성한다.Referring to FIG. 1B, a photoresist pattern 5 having an open middle voltage transistor region MV is formed through a photolithography process, and low-dose ions are implanted to form a DDD structure. The first impurity region 6 is formed in the silicon substrate 100 of FIG.
도 1c를 참조하면, 감광막 패턴(5)을 제거한 후, 전체 구조상에 산화막 증착 및 스페이서 식각 공정을 실시하여 제 1 게이트 전극(3)의 측면에 제 1 스페이서 산화막(7)이, 제 2 게이트 전극(4)의 측면에 제 2 스페이서 산화막(8)이 각각 형성된다. 이후, 소오스/드레인 불순물 이온 주입 공정을 실시하여, 중간 전압 트랜지스터 지역(MV)의 실리콘 기판(100)에 제 2 불순물 영역(9)이 형성되어 제 1 불순물 영역(6)과 함께 DDD 구조의 소오스/드레인 접합부(10)가 형성되고, 저 전압 트랜지스터 지역(LV)의 실리콘 기판(100)에 소오스/드레인 접합부(11)가 형성된다. 이러한 공정에 의해 플래쉬 이이피롬의 주변회로 트랜지스터(중간 전압 트랜지스터 및 저 전압 트랜지스터)가 제조된다.Referring to FIG. 1C, after removing the photoresist pattern 5, an oxide film deposition and a spacer etching process are performed on the entire structure, so that the first spacer oxide film 7 is formed on the side of the first gate electrode 3, and the second gate electrode is formed. Second spacer oxide films 8 are formed on the side surfaces of (4), respectively. Thereafter, a source / drain impurity ion implantation process is performed to form a second impurity region 9 in the silicon substrate 100 in the intermediate voltage transistor region MV, so that the source of the DDD structure together with the first impurity region 6 is formed. A / drain junction 10 is formed, and a source / drain junction 11 is formed in the silicon substrate 100 in the low voltage transistor region LV. By this process, peripheral circuit transistors (intermediate voltage transistors and low voltage transistors) of flash Y pyrom are manufactured.
소오스/드레인 접합부(10 및 11)를 형성하기 위한 이온 주입을 용이하게 하기 위해서는 스페이서 식각 공정 후에 실리콘 기판(100)상에 남아 있는 산화막을 일정 두께 이하 예를 들어, 200Å이하의 두께로 조절하여야 하기 때문에 스페이서 식각 공정시 증착된 스페이서용 산화막의 두께보다 더 많은 양을 식각해 주어야 하므로 게이트 전극(3 및 4)의 윗 부분에 게이트 손상부(12)가 생기게 되고, 또한 저 전압 트랜지스터 지역(LV)의 얇은 제 2 잔여 산화막(2a)은 완전히 제거되어 실리콘 기판(100)의 표면에 손상부(13)가 생기게 된다.In order to facilitate ion implantation to form the source / drain junctions 10 and 11, the oxide film remaining on the silicon substrate 100 after the spacer etching process should be adjusted to a thickness of a predetermined thickness or less, for example, 200 μs or less. Therefore, since the amount of etching is greater than the thickness of the spacer oxide film deposited during the spacer etching process, the gate damage portion 12 is formed on the upper portions of the gate electrodes 3 and 4, and the low voltage transistor region LV is formed. The thin second residual oxide film 2a of is completely removed to cause damage 13 on the surface of the silicon substrate 100.
상술한 바와 같이, 중간 전압 트랜지스터의 게이트 산화막(1)은 약 300Å의 두께로 두껍게 형성되고, 저 전압 트랜지스터의 게이트 산화막(2)은 약 150Å의 두께로 얇게 형성되기 때문에 두께 차이가 나게된다. 이러한 두께 차이는 게이트 전극(3 및 4)을 형성하기 위한 식각 공정 후에 남아 있는 잔여 산화막(1a 및 2a)의 두께도 다르게 되어 공정 진행에 곤란한 점이 된다. 특히 소오스/드레인 접합부(10 및 11) 형성을 위한 이온 주입을 위해서는 스페이서 식각 공정 후에 실리콘 기판 상에 산화막이 일정한 수준 이하의 두께로 남아 있어야 하는데, 이를 위해서는 스페이서 식각 공정시에 스페이서용 산화막의 증착된 두께보다 더 많은 양을 식각해 주어야 하므로 게이트 전극(3 및 4) 윗 부분이 손상을 받게 된다. 이러한 손상은 소오스/드레인 이온 주입 공정을 거치면서 심화되어 게이트 산화막(1 및 2)의 막질 저하를 가져오며, 게이트 산화막(1 및 2)의 항복 전압도 약화시킨다. 이와 더불어 저 전압 트랜지스터 지역(LV)에는 스페이서 식각 공정 후에 잔여 산화막(2a)이 거의 남아 있지 않거나, 심할 경우 실리콘 기판(100)에 손상을 가져오기도 한다. 이를 방지하기 위해서는 스페이서 식각 공정시에 실리콘(Si)에 대한 높은 선택비를 갖는 산화 식각제를 사용해야 하며, 실리콘 기판(100)의 손상으로 인하여 소오스/드레인 접합부(11)에서 누설 전류가 커질 위험성도 존재한다.As described above, the gate oxide film 1 of the intermediate voltage transistor is formed thick with a thickness of about 300 kV, and the gate oxide film 2 of the low voltage transistor is formed thin with a thickness of about 150 kV, resulting in a difference in thickness. This difference in thickness also makes it difficult to progress the process because the thicknesses of the remaining oxide films 1a and 2a remaining after the etching process for forming the gate electrodes 3 and 4 are also different. In particular, in order to implant the ions for forming the source / drain junctions 10 and 11, an oxide film must remain at a thickness below a certain level on the silicon substrate after the spacer etching process. Since the amount must be etched more than the thickness, the upper portions of the gate electrodes 3 and 4 are damaged. This damage is intensified through the source / drain ion implantation process, resulting in a decrease in the film quality of the gate oxide films 1 and 2, and also weakening the breakdown voltage of the gate oxide films 1 and 2. In addition, in the low voltage transistor region LV, the residual oxide layer 2a hardly remains after the spacer etching process, or in some cases, the silicon substrate 100 may be damaged. In order to prevent this, an oxidizing etchant having a high selectivity to silicon (Si) should be used in the spacer etching process, and a risk of increasing leakage current at the source / drain junction 11 due to damage to the silicon substrate 100 may be obtained. exist.
따라서, 본 발명은 중간 전압 트랜지스터 지역과 저 전압 트랜지스터 지역 각각에서 적용되는 게이트 산화막의 두께 차이로 인하여 트랜지스터 제조 공정 중에 발생되는 게이트 산화막의 막질 저하 및 실리콘 기판의 손상 등을 방지할 수 있는 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention provides a flash Y pyrom which can prevent the degradation of the film quality of the gate oxide film and the damage of the silicon substrate generated during the transistor manufacturing process due to the difference in the thickness of the gate oxide film applied in each of the intermediate voltage transistor region and the low voltage transistor region. Its purpose is to provide a method for manufacturing a peripheral circuit transistor.
이러한 목적을 달성하기 위한 본 발명의 트랜지스터 제조 방법은 중간 전압 트랜지스터 지역의 실리콘 기판 상에 두꺼운 게이트 산화막을 형성하고, 저 전압 트랜지스터 지역의 실리콘 기판 상에 얇은 게이트 산화막을 형성하는 단계; 상기 두꺼운 게이트 산화막상의 일부에 제 1 게이트 전극을, 상기 얇은 게이트 산화막상의 일부에 제 2 게이트 전극을 각각 형성하고, 게이트 전극 형성 공정동안 상기 두꺼운 게이트 산화막의 노출 부분과 상기 얇은 게이트 산화막의 노출 부분이 일정 두께 식각 되어 잔여 산화막이 남게되는 단계; 상기 중간 전압 트랜지스터 지역이 개방된 감광막 패턴을 이온 주입 마스크로 하여 낮은 도우즈의 이온을 주입하는 단계; 상기 감광막 패턴을 식각 마스크로 한 식각 공정으로 상기 중간 전압 트랜지스터 지역에 남아 있는 잔여 산화막을 일정 두께 제거하여 상기 저 전압 트랜지스터 지역에 남아 있는 잔여 산화막의 두께와 같게 하는 단계; 및 상기 감광막 패턴을 제거한 후, 상기 제 1 및 제 2 게이트 전극 각각의 측면에 스페이서 산화막을 형성하고, 소오스/드레인 불순물 이온 주입 공정을 실시하여, 상기 중간 전압 트랜지스터 지역에 DDD 구조의 소오스/드레인 접합부가 형성되고, 상기 저 전압 트랜지스터 지역에 소오스/드레인 접합부가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.The transistor fabrication method of the present invention for achieving this object comprises the steps of forming a thick gate oxide film on a silicon substrate in the middle voltage transistor region and forming a thin gate oxide film on the silicon substrate in the low voltage transistor region; A first gate electrode is formed on a portion of the thick gate oxide film and a second gate electrode is formed on a portion of the thin gate oxide film, and an exposed portion of the thick gate oxide film and an exposed portion of the thin gate oxide film are formed during a gate electrode forming process. Etching a predetermined thickness to leave a remaining oxide film; Implanting ions of low dose using the photoresist pattern of which the intermediate voltage transistor region is opened as an ion implantation mask; Removing a predetermined thickness of the remaining oxide film remaining in the intermediate voltage transistor region by an etching process using the photoresist pattern as an etching mask to make it equal to the thickness of the remaining oxide film remaining in the low voltage transistor region; And removing the photoresist layer pattern, forming a spacer oxide layer on each side of each of the first and second gate electrodes, and performing a source / drain impurity ion implantation process, so that a source / drain junction portion having a DDD structure in the intermediate voltage transistor region. Is formed, and a source / drain junction is formed in the low voltage transistor region.
도 1a 내지 도 1c는 종래 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a peripheral circuit transistor of a conventional flash Y pyrom.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법을 설명하기 위한 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a peripheral circuit transistor of a flash Y pyrom according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
1 및 21: 제 1 게이트 산화막 1a 및 21a: 제 1 잔여 산화막1 and 21: first gate oxide film 1a and 21a: first residual oxide film
2 및 22: 제 2 게이트 산화막 2a 및 22a: 제 2 잔여 산화막2 and 22: second gate oxide film 2a and 22a: second remaining oxide film
3 및 23: 제 1 게이트 전극 4 및 24: 제 2 게이트 전극3 and 23: first gate electrode 4 and 24: second gate electrode
5 및 25: 감광막 패턴 6 및 26: 제 1 불순물 영역5 and 25: photoresist pattern 6 and 26: first impurity region
7 및 27: 제 1 스페이서 산화막 8 및 28: 제 2 스페이서 산화막7 and 27: first spacer oxide film 8 and 28: second spacer oxide film
9 및 29: 제 2 불순물 영역9 and 29: second impurity regions
10 및 30: DDD 구조의 제 1 소오스/드레인 접합부10 and 30: first source / drain junction of the DDD structure
11 및 31: 소오스/드레인 접합부 12: 게이트 손상부11 and 31: source / drain junction 12: gate damage
13: 실리콘 기판 손상부 21b: 제 3 잔여 산화막13: Silicon substrate damaged portion 21b: third residual oxide film
100 및 200: 실리콘 기판 MV: 중간 전압 트랜지스터 지역100 and 200: silicon substrate MV: medium voltage transistor region
LV: 저 전압 트랜지스터 지역LV: low voltage transistor area
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 이이피롬의 주변회로 트랜지스터 제조 방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a peripheral circuit transistor of a flash Y pyrom according to an embodiment of the present invention.
도 2a를 참조하면, 중간 전압 트랜지스터 지역(MV)과 저 전압 트랜지스터 지역(LV)이 정의된 실리콘 기판(200)이 제공된다. 중간 전압 트랜지스터 지역(MV)의 실리콘 기판(200)상에 제 1 게이트 산화막(21)이 형성되고, 저 전압 트랜지스터 지역(LV)의 실리콘 기판(200)상에 제 2 게이트 산화막(22)이 형성된다. 제 1 및 제 2 게이트 산화막(21 및 22)의 전체 구조상에 폴리실리콘 증착 공정 및 불순물 도핑(doping) 공정을 실시한 후, 게이트 전극 마스크를 이용한 포토리소그라피(photolithography) 공정 및 식각 공정을 실시하여 중간 전압 트랜지스터 지역(MV)에 제 1 게이트 전극(23)이, 저 전압 트랜지스터 지역(LV)에 제 2 게이트 전극(24)이 각각 형성된다.Referring to FIG. 2A, a silicon substrate 200 is provided in which an intermediate voltage transistor region MV and a low voltage transistor region LV are defined. The first gate oxide film 21 is formed on the silicon substrate 200 in the middle voltage transistor region MV, and the second gate oxide film 22 is formed on the silicon substrate 200 in the low voltage transistor region LV. do. After the polysilicon deposition process and the impurity doping process are performed on the entire structures of the first and second gate oxide films 21 and 22, a photolithography process and an etching process using a gate electrode mask are performed to perform an intermediate voltage. The first gate electrode 23 is formed in the transistor region MV, and the second gate electrode 24 is formed in the low voltage transistor region LV.
중간 전압 트랜지스터용 제 1 게이트 산화막(21)은 높은 내부 전압에 견딜 수 있도록 약 300Å의 두께로 두껍게 형성하며, 이에 비하여 저 전압 트랜지스터용 제 2 게이트 산화막(22)은 약 150Å의 두께로 얇게 형성한다. 이들 게이트 산화막(21 및 22)은 제 1 및 제 2 게이트 전극(23 및 24)을 형성하기 위한 식각 공정동안 일정 두께 식각 되어 소오스/드레인 접합부가 형성될 부분의 실리콘 기판(200)상에 제 1 및 제 2 잔여 산화막(21a 및 22a)이 남게 된다. 두꺼운 제 1 게이트 산화막(21)의 일부가 식각 되어 형성된 제 1 잔여 산화막(21a)은 얇은 제 2 게이트 산화막(22)의 일부가 식각 되어 형성된 제 2 잔여 산화막(22a)보다 더 두꺼운 두께로 남게된다.The first gate oxide film 21 for the intermediate voltage transistor is formed to be thick with a thickness of about 300 kW so as to withstand a high internal voltage, whereas the second gate oxide film 22 for the low voltage transistor is formed to be about 150 kW thick. . These gate oxide films 21 and 22 are etched to a certain thickness during the etching process for forming the first and second gate electrodes 23 and 24 so that the first and second gate oxide films 21 and 22 are formed on the silicon substrate 200 at the portion where the source / drain junction is to be formed. And the second residual oxide films 21a and 22a remain. The first residual oxide film 21a formed by etching a portion of the thick first gate oxide film 21 may remain thicker than the second residual oxide film 22a formed by etching a portion of the thin second gate oxide film 22. .
도 2b를 참조하면, 포토리소그라피 공정을 통해 중간 전압 트랜지스터 지역(MV)이 개방된 감광막 패턴(25)을 형성하고, DDD 구조를 형성하기 위해 낮은 도우즈의 이온을 주입하여 중간 전압 트랜지스터 지역(MV)의 실리콘 기판(200)에 제 1 불순물 영역(26)을 형성한다.Referring to FIG. 2B, through the photolithography process, a photosensitive film pattern 25 having an open middle voltage transistor region MV is formed, and low doses of ions are implanted to form a DDD structure. The first impurity region 26 is formed in the silicon substrate 200.
도 2c를 참조하면, 감광막 패턴(25)을 식각 마스크로 한 습식 식각 공정으로 중간 전압 트랜지스터 지역(MV)에 남아 있는 제 1 잔여 산화막(21a)을 일정 두께 제거하여 저 전압 트랜지스터 지역(LV)에 남아 있는 제 2 잔여 산화막(22a)의 두께와 같은 제 3 잔여 산화막(21b)을 형성한다.Referring to FIG. 2C, a wet etching process using the photoresist pattern 25 as an etch mask removes a predetermined thickness of the first remaining oxide film 21a remaining in the intermediate voltage transistor region MV, and thus removes a predetermined thickness to the low voltage transistor region LV. A third residual oxide film 21b equal to the thickness of the remaining second residual oxide film 22a is formed.
도 2d를 참조하면, 감광막 패턴(25)을 제거한 후, 전체 구조상에 산화막 증착 및 스페이서 식각 공정을 실시하여 제 1 게이트 전극(23)의 측면에 제 1 스페이서 산화막(27)이, 제 2 게이트 전극(24)의 측면에 제 2 스페이서 산화막(28)이 각각 형성된다. 이후, 소오스/드레인 불순물 이온 주입 공정을 실시하여, 중간 전압 트랜지스터 지역(MV)의 실리콘 기판(200)에 제 2 불순물 영역(29)이 형성되어 제 1 불순물 영역(26)과 함께 DDD 구조의 소오스/드레인 접합부(30)가 형성되고, 저 전압 트랜지스터 지역(LV)의 실리콘 기판(200)에 소오스/드레인 접합부(31)가 형성된다. 이러한 공정에 의해 플래쉬 이이피롬의 주변회로 트랜지스터(중간 전압 트랜지스터 및 저 전압 트랜지스터)가 제조된다.Referring to FIG. 2D, after the photoresist pattern 25 is removed, an oxide film deposition and a spacer etching process are performed on the entire structure, whereby the first spacer oxide film 27 is formed on the side of the first gate electrode 23, and the second gate electrode is formed. Second spacer oxide films 28 are formed on the side surfaces of 24, respectively. Subsequently, a source / drain impurity ion implantation process is performed to form a second impurity region 29 in the silicon substrate 200 in the intermediate voltage transistor region MV, and together with the first impurity region 26, a source having a DDD structure. A / drain junction 30 is formed, and a source / drain junction 31 is formed in the silicon substrate 200 in the low voltage transistor region LV. By this process, peripheral circuit transistors (intermediate voltage transistors and low voltage transistors) of flash Y pyrom are manufactured.
도 1c를 참조하여 설명한 바와 같이, 종래에는 소오스/드레인 접합부(10 및 11)를 형성하기 위한 이온 주입을 용이하게 하기 위해서 스페이서 식각 공정 후에 실리콘 기판(100)상에 남아 있는 산화막이 일정 두께 이하로 남도록 스페이서 식각 공정을 과도하게 실시하였으나, 본 발명은 도 2c를 참조하여 설명한 바와 같이, 중간 전압 트랜지스터 지역(MV)의 제 3 잔여 산화막(21b)이 저 전압 트랜지스터 지역(LV)의 제 2 잔여 산화막(22a)과 동일하게 얇은 두께로 형성되기 때문에 스페이서 식각 공정을 과도하게 실시하지 않고 스페이서용 산화막의 증착 두께 만큼만 식각해 주면 되므로, 종래 기술에서 발생하는 게이트 전극 윗 부분의 식각 손상이나 저 전압 트랜지스터 지역의 실리콘 기판 손상의 문제가 전혀 발생되지 않게 된다.As described with reference to FIG. 1C, in order to facilitate ion implantation for forming the source / drain junctions 10 and 11, an oxide film remaining on the silicon substrate 100 after the spacer etching process is formed to have a predetermined thickness or less. Although the spacer etching process is excessively performed, the present invention, as described with reference to FIG. 2C, causes the third residual oxide film 21b of the intermediate voltage transistor region MV to become the second residual oxide film of the low voltage transistor region LV. As it is formed with a thin thickness as in (22a), it is not necessary to excessively perform the spacer etching process, and only the etching thickness of the spacer oxide film is etched, so that the etching damage or the low voltage transistor region of the upper portion of the gate electrode generated in the prior art No problem of silicon substrate damage occurs.
상술한 바와 같이, 본 발명은 플래쉬 이이피롬 제조 과정의 스페이서 식각 공정에서 불가피하게 발생하는 게이트 전극의 손상이나 저 전압 트랜지스터 지역의 실리콘 기판 손상을 방지하므로써, 게이트 산화막의 막질 저하를 방지할 수 있고, 소오스/드레인 접합부에서의 누설 전류 증가를 억제하여 플래쉬 이이피롬에서의 주변회로 트랜지스터의 안정화를 이룰 수 있다.As described above, the present invention can prevent deterioration of the film quality of the gate oxide film by preventing damage to the gate electrode or damage to the silicon substrate in the low voltage transistor region, which is inevitably generated in the spacer etching process of the flash Y pyrom fabrication process. The increase in leakage current at the source / drain junction can be suppressed to achieve stabilization of the peripheral circuit transistor in the flash Y pyrom.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025669A KR20000004239A (en) | 1998-06-30 | 1998-06-30 | Method for manufacturing peripheral circuits of flash eeprom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025669A KR20000004239A (en) | 1998-06-30 | 1998-06-30 | Method for manufacturing peripheral circuits of flash eeprom |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000004239A true KR20000004239A (en) | 2000-01-25 |
Family
ID=19542056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980025669A KR20000004239A (en) | 1998-06-30 | 1998-06-30 | Method for manufacturing peripheral circuits of flash eeprom |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000004239A (en) |
-
1998
- 1998-06-30 KR KR1019980025669A patent/KR20000004239A/en not_active Application Discontinuation
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