KR20000003607A - Output control circuit of phase detector - Google Patents

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Abstract

PURPOSE: An output control circuit of a phase detector is provided to control the output of the phase detector during several clocks working imperfectly until working stably from the start. CONSTITUTION: The logic circuit comprises: a JK flip-flop(JK1, JK2) counting a clock that drives a phase detector(20); and a logic computing device(AND1) logically computing the output of the JK flip-flop.

Description

위상 검출기의 출력 제어 회로Output control circuit of phase detector

본 발명은 지연 동기 루프(DLL) 회로의 위상을 검출하는 위상 검출기에 관한 것으로, 특히 위상 검출기가 동작을 시작하여 안정된 동작을 할 때까지, 불완전한 동작을 하는 수 클럭동안 출력값을 억제하므로서 위상 검출기의 출력을 제어할 수 있도록 한 위상 검출기의 출력 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase detector for detecting a phase of a delay locked loop (DLL) circuit. In particular, the present invention relates to a phase detector by suppressing an output value for several clocks of incomplete operation until the phase detector starts operation and performs stable operation. The present invention relates to an output control circuit of a phase detector capable of controlling the output.

종래의 지연 동기 루프(Delay Locked Loop 이하 DLL 이라 칭함) 회로는, 위상 검출기의 출력값에 따라 내부 클럭(Internal Clock)의 위상이 결정된다.In a conventional delay locked loop (hereinafter referred to as a DLL) circuit, the phase of an internal clock is determined according to an output value of a phase detector.

즉, 회로의 동작 초기에 불완전한 동작을 하는 위상 검출기(Phase Detector)의 출력값을 그대로 사용하기 때문에, 잘못된 위상 선택(Phase Selection)이 이루어질 수 있고, 잘못된 출력값이 주어진다면 결국에는 내부 클럭(Internal Clock)과 마스터 클럭(Master Clock) 사이의 스큐(Skew)를 더욱 증가시킬 가능성이 있다.In other words, since the output value of the phase detector which performs incomplete operation at the beginning of the circuit operation is used as it is, incorrect phase selection can be made, and if an incorrect output value is given, eventually an internal clock is given. There is a possibility to further increase the skew between the master clock and the master clock.

이 후, 위상 검출기가 안정된 동작을 하지만, 그동안 증가된 스큐를 줄이기 위해서는 더 많은 동작 시간이 요구된다.Thereafter, the phase detector operates stably, but more operation time is required to reduce the increased skew in the meantime.

또한, 잘못된 동작에 의한 지연 동기 루프(DLL)의 동작 시간이 증가하게 되고, 이로 인하여 전력 소모가 증가하게 되는 문제점이 있었다.In addition, the operation time of the delayed synchronization loop (DLL) is increased due to an incorrect operation, thereby causing a problem in that power consumption is increased.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 위상 검출기가 동작을 시작하여 안정된 동작을 할 때까지, 불완전한 동작을 하는 수 클럭동안 상기 위상 검출기의 출력을 제어할 수 있도록 한 위상 검출기의 출력 제어 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned problems, and the output of the phase detector can be controlled for several clocks of incomplete operation until the phase detector starts operation and performs stable operation. The purpose is to provide an output control circuit of a phase detector.

도 1 은 본 발명 위상 검출기의 출력 제어 회로 구성도,1 is a block diagram of an output control circuit of the phase detector according to the present invention;

도 2 는 본 발명에 따른 동작 상태 예시도,2 is an exemplary operation state according to the present invention;

도 3 은 본 발명을 이용한 위상 검출기의 출력 제어 경로를 나타내는 블록도이다.3 is a block diagram showing an output control path of a phase detector using the present invention.

< 도면의 주요부분에 대한 부호의 설명><Description of the reference numerals for the main parts of the drawings>

10 : 출력 제어 회로 20 : 위상 검출 회로10: output control circuit 20: phase detection circuit

30 : 듀티 사이클 보정 회로 15 : 인버터30: duty cycle correction circuit 15: inverter

25, 35 : 스위치 JK1, JK2 : JK 플립-플롭25, 35: switch JK1, JK2: JK flip-flop

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 클럭 신호와 리셋 신호를 입력하고 상기 위상 검출기의 출력을 제어하도록 구성되며, 상기 위상 검출기가 동작을 시작하여 안정된 동작을 할 때까지, 불완전한 동작을 하는 수 클럭동안 상기 위상 검출기의 출력을 제어하는 논리 회로를 구성함을 특징으로 한다.In order to achieve the object as described above, the present invention is configured to input a clock signal and a reset signal and to control the output of the phase detector, incomplete operation until the phase detector starts operation and performs a stable operation. And a logic circuit that controls the output of the phase detector for several clocks.

상기 논리 회로는 도 1 에 도시한 바와 같이, 위상 검출기(20)를 동기시키는 클럭을 카운팅하는 JK 플립-플롭(JK1, JK2)과 ; 상기 JK 플립-플롭(JK1, JK2)의 출력을 논리 연산하는 논리 연산 소자(AND1)로 구성한다.The logic circuit includes JK flip-flops JK1 and JK2 for counting clocks for synchronizing the phase detector 20, as shown in FIG. The output of the JK flip-flops JK1 and JK2 is configured by a logic operation element AND1 that performs a logic operation.

위상 검출기(20)가 동작을 시작한 후, 수 클럭 동안의 불완전한 출력값을 억제하여 지연 동기 루프(DLL)에 의해 발생되는 내부 클럭(Internal Clock)의 위상을 그대로 유지한다면, 잘못된 검출(detection)이 발생시키는 내부 클럭과 마스터 클럭(Master Clock) 사이의 스큐(Skew)의 증가를 방지할 수 있다.If the phase detector 20 starts to operate and then suppresses the incomplete output value for several clocks to maintain the phase of the internal clock generated by the delay synchronization loop DLL, false detection occurs. It is possible to prevent an increase in skew between the internal clock and the master clock.

따라서, 위상 검출기(20)가 동작을 시작하여 안정된 동작을 할 때까지, 불완전한 동작을 하는 수 클럭동안 출력값을 억제하는 논리 회로인 출력 제어 회로(10)를 구성한다.Therefore, the output control circuit 10, which is a logic circuit that suppresses the output value for several clocks of incomplete operation until the phase detector 20 starts operation and performs stable operation, is constituted.

상기 출력 제어 회로(10)는, 위상 검출기(20)를 동기시키는 클럭을 카운팅하는 JK 플립-플롭(JK1, JK2)을 이용한 동기식 순차 논리 회로로 구성되었다.The output control circuit 10 is constituted by a synchronous sequential logic circuit using JK flip-flops JK1 and JK2 for counting a clock for synchronizing the phase detector 20.

상기 출력 제어 회로(10)는, 위상 검출기(20)의 동작 초기의 수 클럭동안 위상 검출기(20)의 출력단에 연결된 스위치(25)를 턴-오프 시키면서, 대신 듀티 사이클 보정기(Duty Cycle Corrector)(30)로 부터 발생되는 펄스 신호를 사용하여, 지연 동기 루프(DLL)에 의해 발생되는 내부 클럭의 위상을 그대로 유지할 수 있게 해준다.The output control circuit 10 turns off the switch 25 connected to the output terminal of the phase detector 20 for several clocks during the initial stage of operation of the phase detector 20, and instead of a duty cycle corrector ( Using the pulse signal from 30), it is possible to maintain the phase of the internal clock generated by the delay lock loop (DLL).

즉, 위상 검출기(20)와 듀티 사이클 보정기(30)의 출력단에 도 2 에 도시한 바와 같이 각각 스위치(25, 35)를 달고, 출력 제어 회로(10)가 클럭에 따라 스위치(25, 35)를 온/오프 시키도록 구성하였다.That is, as illustrated in FIG. 2, switches 25 and 35 are respectively attached to the output stages of the phase detector 20 and the duty cycle corrector 30, and the output control circuit 10 switches the switches 25 and 35 according to a clock. It was configured to turn on / off.

본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.The operation principle according to the present invention will be described in detail as follows.

먼저, 출력 제어 회로(10)는 동작 초기 몇 클럭 뒤에 위상 검출기(20)의 스위치를 턴-온 시키는가에 따라 JK 플립-플롭의 수가 결정된다.First, the number of JK flip-flops is determined by the output control circuit 10 depending on how many clocks after the initial operation, the switch of the phase detector 20 is turned on.

예를 들어, 3 클럭 <22이므로 2개의 JK 플립-플롭 이 필요하다.For example, three clocks <2 2, so two JK flip-flops are needed.

도 2 는 동작 초기 3 클럭 뒤에서 위상 검출기(20)의 스위치(25)를 턴-온시키는 동작의 상태도를 예로 든 것이다.2 is an example of a state diagram of an operation of turning on the switch 25 of the phase detector 20 after the initial three clocks of operation.

클럭의 입력에 따라 출력값(Y)을 "0" 으로 업-카운팅(Up-Counting)하다가, 4번째 클럭이 들어오면 출력값(Y)을 "1" 로 바꿔 위상 검출기(20)의 스위치(25)를 턴-온시키고, 리세트(Reset) 신호가 입력되기 전까지 출력값(Y)이 "1" 을 유지하도록 해서 위상 검출기(20)의 스위치(25)를 계속 턴-온 상태에 있도록 구성하였다.The output value Y is up-counted to "0" according to the input of the clock, and when the fourth clock comes in, the output value Y is changed to "1" and the switch 25 of the phase detector 20 is changed. The switch 25 of the phase detector 20 was continuously turned on by turning on and turning on the output value Y until the reset signal was input.

이러한 상태도에 따라 진리표를 구현한 것이 표 1 이다.Table 1 implements the truth table according to this state diagram.

현재 상태Current Status 다음 상태Next status JK 플립-플롭 입력JK flip-flop input 출 력Print Q1(t) Q2(t)Q 1 (t) Q 2 (t) Q1(t+1) Q2(t+1)Q 1 (t + 1) Q 2 (t + 1) J1K1J2K2 J 1 K 1 J 2 K 2 YY 0 00 0 0 10 1 0X 1X0X 1X 00 0 10 1 1 01 0 1X X11X X1 00 1 01 0 1 11 1 X0 1XX0 1X 00 1 11 1 1 11 1 X0 X0X0 X0 1One

초기 리세트 상태에서는 각 JK 플립-플롭의 출력(Q1, Q2)이 "0" 이다.In the initial reset state, the outputs Q 1 and Q 2 of each JK flip-flop are "0".

첫 번째 클럭이 입력되면, 다음 상태인 "1" 이 되어야 하므로 JK 플립-플롭의 입력은 "0X 1X" 가 되고, 이때 출력(Y)은 "0" 이다.When the first clock is input, the input of the JK flip-flop is "0X 1X" since the next state should be "1", where the output Y is "0".

두 번째 클럭이 입력되면, 다음 상태인 "10" 이 되어야 하므로 JK 플립-플롭의 입력은 "1X X1" 가 되고, 이때 출력(Y)은 "0" 이다.When the second clock is input, the input of the JK flip-flop is "1X X1" since the next state must be "10", where the output Y is "0".

이런 식으로 해서 네 번째 클럭이 입력되면, 다음 상태는 현재 상태와 같은 "11" 이 되어야 하므로 JK 플립-플롭의 입력은 "X0 X0" 가 되고, 이때 출력(Y)은 "1" 이다.In this way, when the fourth clock is input, the JK flip-flop's input is "X0 X0" and the output Y is "1" since the next state should be "11" equal to the current state.

이러한 진리표에 따라 JK 플립-플롭의 입력과 출력(Y)에 대한 카르노 도(Karnaugh map)를 구성하여 특성 방정식을 구하면,According to this truth table, by constructing the Karnaugh map of the input and output (Y) of the JK flip-flop to obtain the characteristic equation,

J1= Q2K1= 0 J2= 1 K2= Q1' Y = Q1Q2이다.J 1 = Q 2 K 1 = 0 J 2 = 1 K 2 = Q 1 'Y = Q 1 Q 2 .

이 특성 방정식에 따라 도 1 과 같은 회로가 구현되었다.According to this characteristic equation, the circuit of FIG. 1 was implemented.

도 3 은 상기의 회로가 위상 검출기(20)의 출력을 제어하는 경로를 나타내는 블록 구성도이다.3 is a block diagram showing a path in which the above circuit controls the output of the phase detector 20.

출력 제어 회로(10)의 출력값(Y)이 "0" 이면 인버터(15)를 통하여 스위치(35)가 턴-온되므로 듀티 사이클 보정기(30)의 펄스가 출력되고, 반면에 출력 제어 회로(10)의 출력값(Y)이 "1" 이면 스위치(25)의 턴-온 동작에 의해 위상 검출기(20)의 출력값이 출력된다.When the output value Y of the output control circuit 10 is "0", the switch 35 is turned on through the inverter 15 so that the pulse of the duty cycle corrector 30 is output, while the output control circuit 10 If the output value Y of ")" is "1", the output value of the phase detector 20 is output by the turn-on operation of the switch 25.

이상에서 상세히 설명한 바와 같이 본 발명은, 잘못된 출력값을 억제하고 대신 펄스 신호를 사용하여 내부 클럭의 위상을 그대로 유지할 수 있게 하며, 잘못된 동작으로 인해 원하는 출력을 얻을때까지 동작 시간이 지연되는 것을 미연에 방지할 수 있고, 지연 시간 동안의 전력 소모를 감소시킬 수 있으며, 클럭에 의해 동기되는 모든 회로의 출력을 클럭에 따라 제어할 수 있다.As described in detail above, the present invention can suppress the wrong output value and instead maintain the phase of the internal clock using a pulse signal, and delay the operation time until the desired output is obtained due to the wrong operation. It is possible to prevent the power consumption during the delay time and to control the output of all circuits synchronized by the clock according to the clock.

따라서, 초기 동작이 불완전한 동작을 하는 회로의 출력을 제어하므로 전체 시스템의 안정된 동작을 기대할 수 있다.Therefore, stable operation of the entire system can be expected because the initial operation controls the output of the circuit in which the incomplete operation is performed.

또한, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and changes belong to the following claims Should be seen.

Claims (4)

지연 동기 루프(DLL) 회로의 위상을 검출하는 위상 검출기에 있어서,A phase detector for detecting a phase of a delay locked loop (DLL) circuit, 클럭 신호와 리셋 신호를 입력하고 상기 위상 검출기의 출력을 제어하도록 구성되며,Input a clock signal and a reset signal and control the output of the phase detector, 상기 위상 검출기가 동작을 시작하여 안정된 동작을 할 때까지, 불완전한 동작을 하는 수 클럭동안 상기 위상 검출기의 출력을 제어하는 논리 회로를 구성한 것을 특징으로 하는 위상 검출기의 출력 제어 회로.And a logic circuit for controlling the output of the phase detector for several clocks during incomplete operation until the phase detector starts operation and performs stable operation. 제 1 항에 있어서,The method of claim 1, 상기 논리 회로는,The logic circuit, 상기 위상 검출기의 동작 초기의 불완전한 출력 대신 듀티 사이클 보정기의 출력을 내보내는 것을 특징으로 하는 위상 검출기의 출력 제어 회로.Outputting the output of the duty cycle corrector instead of an incomplete output at the beginning of operation of the phase detector. 제 1 항에 있어서,The method of claim 1, 상기 논리 회로는,The logic circuit, 상기 위상 검출기의 동작 초기에 듀티 사이클 보정기의 펄스 신호를 이용해 내부 클럭의 위상을 유지하도록 하는 것을 특징으로 하는 위상 검출기의 출력 제어 회로.And the phase signal of the phase detector is maintained at an initial stage of the phase detector by using a pulse signal of a duty cycle corrector. 제 1 항에 있어서,The method of claim 1, 상기 논리 회로는,The logic circuit, 상기 위상 검출기를 동기시키는 클럭을 카운팅하는 JK 플립-플롭과 ;A JK flip-flop counting a clock that synchronizes the phase detector; 상기 JK 플립-플롭의 출력을 논리 연산하는 논리 연산 소자를 포함하여 구성한 것을 특징으로 하는 위상 검출기의 출력 제어 회로.And a logic operation element for performing a logic operation on the output of the JK flip-flop.
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