KR20000000908A - Apparatus for intercepting abnormal bias voltage of semiconductor device - Google Patents

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Abstract

PURPOSE: An apparatus for intercepting abnormal bias voltage of semiconductor device is provided to prevent glitch of input high/low voltage from abnormal well bias voltage. CONSTITUTION: The apparatus comprises signal converting means for bypassing read/write signal or converting the read/write signal to corresponding to the signal and first and second switching means for outputting different voltage to well voltage of CMOS-type data output buffer in according to output signal from the signal converting means. Thereby it is possible to prevent glitch of input high/low voltage according to abnormal well bias voltage.

Description

반도체 소자의 이상 바이어스전압 차단장치Abnormal bias voltage blocking device of semiconductor device

본 발명은 반도체 소자의 이상 바이어스전압 차단장치에 관한 것으로, 특히 이상 웰(well) 바이어스 전압에 따른 오동작을 방지하기 위한 반도체 소자의 이상 바이어스전압 차단장치에 관한 것이다.The present invention relates to an abnormal bias voltage blocking device of a semiconductor device, and more particularly, to an abnormal bias voltage blocking device of a semiconductor device for preventing malfunction due to an abnormal well bias voltage.

이하, 종래 기술에 따른 반도체 소자의 이상 바이어스전압 차단장치에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, an abnormal bias voltage blocking device for a semiconductor device according to the related art will be described with reference to the accompanying drawings.

도 1 은 종래 기술에 따른 반도체 소자의 이상 바이어스전압 차단장치의 일실시예로 CMOS형 데이터 출력 버퍼를 나타낸 도면이고, 도 2a 및 도 2b 는 도 1 의 이상 바이어스전압에 따른 그래프이다.FIG. 1 is a diagram illustrating a CMOS data output buffer as an example of an abnormal bias voltage blocking device of a semiconductor device according to the prior art, and FIGS. 2A and 2B are graphs according to the abnormal bias voltage of FIG. 1.

이와 같은 종래 기술에 따른 반도체 소자의 이상 바이어스전압 차단장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The operation of the abnormal bias voltage blocking device of the semiconductor device according to the related art will be described in detail with reference to the accompanying drawings.

먼저, CMOS형 데이터 출력 버퍼는 도 1 에 도시된 바와 같이, 풀-업(full-up) PMOS의 웰 바이어스(well bias)가 Vcc로 되어 있으며, 풀-다운(full-down) NMOS의 웰 바이어스(well biad)는 Vss로 되어 있다.First, in the CMOS data output buffer, as shown in FIG. 1, the well bias of the full-up PMOS is Vcc, and the well bias of the full-down NMOS. (well biad) is in Vss.

이는 DRAM 내부의 데이터를 외부로 전달하는 역할을 하는 부분으로 하이 데이터(high data) 출력시 풀-업(full-up) PMOS를 동작시키고, 로우 데이터(low data) 출력시 풀-다운(full-down) NMOS를 동작시킴으로써 하이/로우 데이터(high/low data)를 출력한다.It is a part that transfers the data inside the DRAM to the outside. It operates a full-up PMOS when outputting high data and a full-up when outputting low data. down) High / low data is output by operating the NMOS.

이 버퍼는 라이트(write) 동작시 하이-임피던스(high-Z) 상태를 유지하게 되며, 이때 외부에서 입력되는 전압의 제한 레벨이 Vih/Vil이다.This buffer maintains a high-impedance state during a write operation, and the limit level of the externally input voltage is Vih / Vil.

그러나 종래 기술에 따른 반도체 소자의 이상 바이어스전압 차단장치는 외부에서 Vcc와 p-n접합의 포텐셜 베리어(potential barrier) 이상의 전위가 인가될 경우 하이 그리취(high glitch)에 따라 풀-업(pull-up) PMOS의 드레인과 웰(well)간의 p-n접합이 턴온되어 도 2a 에 도시된 바와 같이 큰 전류가 발생하며, 또한 p-n접합의 포텐셜 베리어 이하의 전위가 인가될 경우 로우 그리취(low glitch)에 따라 풀-다운(pull-down) NMOS의 드레인과 웰(well)간의 p-n접합이 턴온되어 도 2b 에 도시된 바와 같이 큰 전류가 발생하여 누설(leakage) 전류 발생의 위험이 매우 높은 문제점이 있다.However, the abnormal bias voltage blocking device of the semiconductor device according to the prior art pull-ups according to high glitch when a potential higher than the potential barrier of the Vcc and pn junctions is applied from the outside. The pn junction between the drain and the well of the PMOS is turned on to generate a large current, as shown in FIG. 2a, and when the potential below the potential barrier of the pn junction is applied, full pull occurs according to low glitch. A pn junction between a drain and a well of a pull-down NMOS is turned on, so that a large current is generated as shown in FIG. 2B, and thus there is a high risk of leakage current.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 리드/라이트(read/write)시에 따라 선택적으로 전압을 인가하여 이상 웰(well) 바이어스전압에 따른 입력 하이/로우(high/low) 전압의 그리취(glitch)를 방지하도록 한 반도체 소자의 이상 바이어스전압 차단장치를 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the above problems, by applying a voltage selectively at the time of read / write (input / high / low input / high (low / high) according to the abnormal well (voltage) It is an object of the present invention to provide an abnormal bias voltage blocking device for a semiconductor device to prevent glitches of voltage.

도 1 은 종래 기술에 따른 반도체 소자의 이상 바이어스전압 차단장치의 일실시예로 CMOS형 데이터 출력 버퍼를 나타낸 도면1 is a diagram illustrating a CMOS data output buffer as an example of an abnormal bias voltage blocking device for a semiconductor device according to the related art.

도 2a 및 도 2b 는 도 1 의 이상 바이어스전압에 따른 그래프2A and 2B are graphs according to the abnormal bias voltage of FIG. 1.

도 3 은 본 발명에 따른 반도체 소장의 이상 바이어스전압 차단장치를 나타낸 도면3 is a view showing an abnormal bias voltage blocking device of a semiconductor device according to the present invention.

도 4 는 도 3 의 입출력 파형을 나타낸 도면4 is a diagram illustrating input and output waveforms of FIG. 3.

도 5a 및 도 5b 는 도 3 의 바이어스전압에 따른 그래프5A and 5B are graphs according to the bias voltage of FIG. 3.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

110 : 신호 변환부 102, 103 : 제 1 및 제 2 스위칭부110: signal converter 102, 103: first and second switching unit

104 : CMOS형 데이터 출력 버퍼104: CMOS data output buffer

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 이상 바이어스전압 차단장치의 특징은, CMOS형 데이터 출력 버퍼를 구비한 반도체 소자의 이상 바이어스전압 차단장치에 있어서, 리드/라이트(read/write) 신호를 바이패스시키거나 그에 상응하는 신호로 변환하여 출력하는 신호 변환수단과, 상기 신호 변환수단에서 출력된 신호에 따라 서로 다른 전압을 상기 CMOS형 데이터 출력 버퍼의 웰(well) 전압으로 출력하는 제 1 및 제 2 스위칭수단을 포함하여 구성되는데 있다.A characteristic of the abnormal bias voltage blocking device of a semiconductor device according to the present invention for achieving the above object is a read / write (read / write) in the abnormal bias voltage blocking device of a semiconductor device having a CMOS data output buffer. Signal conversion means for bypassing the signal or converting the signal into a corresponding signal and outputting a different voltage according to a signal output from the signal conversion means as a well voltage of the CMOS data output buffer. It comprises a first and second switching means.

이하, 본 발명에 따른 반도체 소자의 이상 바이어스전압 차단장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of an abnormal bias voltage blocking device for a semiconductor device according to the present invention will be described with reference to the accompanying drawings.

도 3 은 본 발명에 따른 반도체 소장의 이상 바이어스전압 차단장치를 나타낸 도면으로서, 리드/라이트(read/write) 신호를 바이패스시키거나 그에 상응하는 신호로 변환하여 출력하는 신호 변환부(101)와, 상기 신호 변환부(101)에서 출력된 신호에 따라 서로 다른 웰(well) 전압을 출력하는 제 1 및 제 2 스위칭부(102)(103)와, 상기 제 1 및 제 2 스위칭부(102)(103)에서 출력된 웰(well) 전압에 따라 데이터를 리드/라이트(read/write)하는 CMOS형 데이터 출력 버퍼(104)로 구성된다.3 is a diagram illustrating an abnormal bias voltage blocking device of a semiconductor device according to the present invention, and includes a signal converter 101 for bypassing a read / write signal or converting the read / write signal into a corresponding signal and outputting the signal; First and second switching units 102 and 103 outputting different well voltages according to signals output from the signal conversion unit 101, and the first and second switching units 102. The CMOS data output buffer 104 reads / writes data in accordance with the well voltage output from the 103.

상기 제 1 스위칭부(102)는 상기 신호 변환부(101)에서 바이패스된 신호에 따라 스위칭되는 제 1 PMOS와, 상기 신호 변환부(101)에서 변환된 신호에 따라 스위칭되는 제 2 PMOS로 구성된다.The first switching unit 102 includes a first PMOS switched according to a signal bypassed by the signal converter 101 and a second PMOS switched according to a signal converted by the signal converter 101. do.

상기 제 2 스위칭부(103)는 상기 신호 변환부(101)에서 변환된 신호에 따라 스위칭되는 제 1 NMOS와, 상기 신호 변환부(101)에서 바이패스된 신호에 따라 스위칭되는 제 2 NMOS로 구성된다.The second switching unit 103 includes a first NMOS switched according to a signal converted by the signal converter 101 and a second NMOS switched according to a signal bypassed by the signal converter 101. do.

도 4 는 도 3 의 입출력 파형을 나타낸 도면이고, 도 5a 및 도 5b 는 도 3 의 바이어스전압에 따른 그래프이다.4 is a diagram illustrating input and output waveforms of FIG. 3, and FIGS. 5A and 5B are graphs according to the bias voltage of FIG. 3.

이와 같이 구성된 본 발명에 따른 반도체 소자의 이상 바이어스전압 차단장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The operation of the abnormal bias voltage blocking device of the semiconductor device according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저, CMOS형 데이터 출력 버퍼(104)에 데이터를 리드/라이트하기 위하여 도 4 에 도시된 바와 같이 로우 액세스 스트로브 바(RASB)신호, 칼럼 액세스 스트로브 바(CARB)신호와 라이트 인에이블 바(WEB)신호가 입력되면 신호 변환부(101)는 이를 데이터의 리드(read)로 인식하여 상기 라이트 인에이블바 신호(WEB)인 하이신호를 바이패스시키거나 그에 상응하는 신호로 변환하여 출력한다.First, in order to read / write data to the CMOS data output buffer 104, as shown in FIG. 4, a low access strobe bar (RASB) signal, a column access strobe bar (CARB) signal, and a write enable bar (WEB). When a signal is input, the signal converter 101 recognizes this as a read of data and bypasses the high signal, which is the write enable bar signal WEB, or converts the signal into a corresponding signal.

즉 신호 변환부(101)내 인버터는 상기 라이트 인에이블바 신호(WEB)인 로우신호를 바이패스시키거나 인버팅하여 하이신호를 출력한다.That is, the inverter in the signal converter 101 bypasses or inverts the low signal, which is the write enable bar signal WEB, and outputs a high signal.

그러면 제 1 및 제 2 스위칭부(102)(103)는 상기 신호 변환부(101)에서 출력된 신호에 따라 각각 스위칭되어 서로 다른 웰(well) 전압을 출력한다.Then, the first and second switching units 102 and 103 are switched according to the signals output from the signal conversion unit 101 to output different well voltages.

즉 제 1 스위칭부(102)내 제 1 PMOS는 상기 신호 변환부(101)에서 바이패스된 라이트 인에이블바 신호(WEB)인 하이신호에 따라 턴온(turn-on)되어 도 4 에 도시된 바와 같이 전원전압(VCC)을 웰(well) 바이어스 전압으로 공급한다.That is, the first PMOS in the first switching unit 102 is turned on according to the high signal, which is the write enable bar signal WEB bypassed by the signal conversion unit 101, as shown in FIG. 4. Likewise, the power supply voltage V CC is supplied as a well bias voltage.

그리고 제 2 PMOS는 상기 신호 변환부(101)에서 변환된 하이신호에 따라 턴오프(turn-off)되어 승압전압(VPP)을 차단한다.The second PMOS is turned off according to the high signal converted by the signal converter 101 to block the boosted voltage V PP .

또한, 제 2 스위칭부(103)내 제 1 NMOS는 상기 신호 변환부(101)에서 변환된 로우신호에 따라 턴오프(turn-off)되어 도 4 에 도시된 바와 같이 접지전압(VSS)을 웰(well) 바이어스 전압으로 공급한다.In addition, the first NMOS in the second switching unit 103 is turned off according to the low signal converted by the signal conversion unit 101 so as to receive the ground voltage V SS as shown in FIG. 4. Supply with a well bias voltage.

그리고 제 2 NMOS는 상기 신호 변환부(101)에서 바이패스된 라이트 인에이블바 신호(WEB)인 로우신호에 따라 턴오프(turn-off)되어 강압전압(VBB)을 차단한다.The second NMOS is turned off according to the low signal which is the write enable bar signal WEB bypassed by the signal converter 101 to block the step-down voltage V BB .

이에 따라 CMOS형 데이터 출력 버퍼(104)는 상기 제 1 및 제 2 스위칭부(102)(103)에서 출력된 웰(well) 전압에 따라 데이터를 리드(read)한다.Accordingly, the CMOS data output buffer 104 reads data according to the well voltages output from the first and second switching units 102 and 103.

즉 CMOS형 데이터 출력 버퍼(104)내 제 3 PMOS 및 제 3 NMOS는 도 4 에 도시된 바와 같이 상기 제 1 및 제 2 스위칭부(102)(103)에서 각각 출력된 전원전압(VCC)과 접지전압(VSS)의 웰(well) 전압에 따라 데이터를 리드(write)한다.That is, the third PMOS and the third NMOS in the CMOS data output buffer 104 and the power supply voltage V CC output from the first and second switching units 102 and 103, respectively, as shown in FIG. 4. Data is written according to the well voltage of the ground voltage V SS .

한편, CMOS형 데이터 출력 버퍼(104)에 데이터를 리드/라이트하기 위하여 도 4 에 도시된 바와 같이 로우 액세스 스트로브 바(RASB)신호, 칼럼 액세스 스트로브 바(CARB)신호와 라이트 인에이블 바(WEB)신호가 입력되면 신호 변환부(101)는 이를 데이터의 리드(read)로 인식하여 상기 라이트 인에이블바 신호(WEB)를 바이패스시키거나 그에 상응하는 신호로 변환하여 출력한다.Meanwhile, in order to read / write data to the CMOS data output buffer 104, as shown in FIG. 4, a low access strobe bar (RASB) signal, a column access strobe bar (CARB) signal, and a write enable bar WEB are shown. When a signal is input, the signal converter 101 recognizes this as a read of data, bypasses the write enable bar signal WEB, or converts the signal into a corresponding signal.

즉 신호 변환부(101)내 인버터는 상기 라이트 인에이블 신호(write enable signal)인 하이신호를 바이패스시키거나 인버팅하여 로우신호를 출력한다.That is, the inverter in the signal converter 101 bypasses or inverts the high signal, which is the write enable signal, and outputs a low signal.

그러면 제 1 및 제 2 스위칭부(102)(103)는 상기 신호 변환부(101)에서 출력된 신호에 따라 각각 스위칭되어 서로 다른 웰(well) 전압을 출력한다.Then, the first and second switching units 102 and 103 are switched according to the signals output from the signal conversion unit 101 to output different well voltages.

즉 제 1 스위칭부(102)내 제 1 PMOS는 상기 신호 변환부(101)에서 바이패스된 라이트 인에이블 신호(write enable signal)인 하이신호에 따라 턴오프(turn-off)되어 전원전압(VCC)을 차단한다.That is, the first PMOS in the first switching unit 102 is turned off according to a high signal, which is a write enable signal bypassed by the signal conversion unit 101, so that the power supply voltage V CC ).

그리고 제 2 PMOS는 상기 신호 변환부(101)에서 변환된 로우신호에 따라 턴온(turn-on)되어 도 4 에 도시된 바와 같이 승압전압(VPP)을 웰(well) 바이어스 전압으로 공급한다.The second PMOS is turned on according to the low signal converted by the signal converter 101 to supply the boosted voltage V PP as a well bias voltage as shown in FIG. 4.

또한, 제 2 스위칭부(103)내 제 1 NMOS는 상기 신호 변환부(101)에서 변환된 로우신호에 따라 턴오프(turn-off)되어 접지전압(VCC)을 차단한다.In addition, the first NMOS in the second switching unit 103 is turned off according to the low signal converted by the signal conversion unit 101 to block the ground voltage V CC .

그리고 제 2 NMOS는 상기 신호 변환부(101)에서 바이패스된 라이트 인에이블 신호(write enable signal)인 하이신호에 따라 턴온(turn-on)되어 도 4 에 도시된 바와 같이 강압전압(VBB)을 웰(well) 바이어스 전압으로 공급한다.The second NMOS is turned on in response to a high signal, which is a write enable signal bypassed by the signal converter 101, so that the voltage drop voltage V BB is shown in FIG. 4. Is supplied at a well bias voltage.

이에 따라 CMOS형 데이터 출력 버퍼(104)는 도 4 에 도시된 바와 같이 상기 제 1 및 제 2 스위칭부(102)(103)에서 출력된 웰(well) 전압에 따라 데이터를 라이트(write)한다.Accordingly, the CMOS data output buffer 104 writes data according to the well voltages output from the first and second switching units 102 and 103, as shown in FIG.

즉 CMOS형 데이터 출력 버퍼(104)내 제 3 PMOS 및 제 3 NMOS는 상기 제 1 및 제 2 스위칭부(102)(103)에서 각각 출력된 승압전압(VPP)과 강압전압(VBB)의 웰(well) 전압에 따라 데이터를 라이트(write)하고 이상 웰(well) 바이어스전압 발생시 이를 차단하게 된다.That is, the third PMOS and the third NMOS in the CMOS data output buffer 104 are formed of the boosted voltage V PP and the reduced voltage V BB output from the first and second switching units 102 and 103, respectively. Data is written according to the well voltage and blocked when an abnormal well bias voltage occurs.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 이상 바이어스전압 차단장치는 리드/라이트(read/write)에 따라 도 5a 도 5b 에 도시된 바와 같이 선택적으로 전압을 인가함으로써 이상 웰(well) 바이어스전압에 따른 입력 하이/로우(high/low) 전압의 그리취(glitch)를 방지할 수 있는 효과가 있다.As described above, in the abnormal bias voltage blocking device of the semiconductor device according to the present invention, the abnormal well bias voltage is selectively applied as shown in FIGS. 5A and 5B according to read / write. There is an effect that can prevent the glitches of the input high / low voltage.

Claims (3)

CMOS형 데이터 출력 버퍼를 구비한 반도체 소자의 이상 바이어스전압 차단장치에 있어서,In the abnormal bias voltage blocking device of a semiconductor device having a CMOS data output buffer, 리드/라이트(read/write) 신호를 바이패스시키거나 그에 상응하는 신호로 변환하여 출력하는 신호 변환수단과;Signal conversion means for bypassing a read / write signal or converting the read / write signal into a signal corresponding thereto; 상기 신호 변환수단에서 출력된 신호에 따라 서로 다른 전압을 상기 CMOS형 데이터 출력 버퍼의 웰(well) 전압으로 출력하는 제 1 및 제 2 스위칭수단을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 이상 바이어스전압 차단장치.An abnormal bias voltage of the semiconductor device, comprising first and second switching means for outputting different voltages according to signals output from the signal conversion means as well voltages of the CMOS data output buffer Blocking device. 제 1 항에 있어서,The method of claim 1, 상기 제 1 스위칭수단은 상기 신호 변환수단에서 바이패스된 신호에 따라 스위칭되는 제 1 PMOS와, 상기 신호 변환수단에서 변환된 신호에 따라 스위칭되는 제 2 PMOS로 구성된 것을 특징으로 하는 반도체 소자의 이상 바이어스전압 차단장치.The first switching means includes a first PMOS switched according to a signal bypassed by the signal converting means and a second PMOS switched according to a signal converted by the signal converting means. Voltage breaker. 제 1 항에 있어서,The method of claim 1, 상기 제 2 스위칭수단은 상기 신호 변환수단에서 변환된 신호에 따라 스위칭되는 제 1 NMOS와, 상기 신호 변환수단에서 바이패스된 신호에 따라 스위칭되는 제 2 NMOS로 구성된 것을 특징으로 하는 반도체 소자의 이상 바이어스전압 차단장치.The second switching means includes a first NMOS switched according to the signal converted by the signal conversion means, and an abnormal bias of the semiconductor device, wherein the second NMOS is switched according to the signal bypassed by the signal conversion means. Voltage breaker.
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