KR100256817B1 - Dynamic buffer circuit of semiconductor memory device - Google Patents

Dynamic buffer circuit of semiconductor memory device Download PDF

Info

Publication number
KR100256817B1
KR100256817B1 KR1019970015598A KR19970015598A KR100256817B1 KR 100256817 B1 KR100256817 B1 KR 100256817B1 KR 1019970015598 A KR1019970015598 A KR 1019970015598A KR 19970015598 A KR19970015598 A KR 19970015598A KR 100256817 B1 KR100256817 B1 KR 100256817B1
Authority
KR
South Korea
Prior art keywords
comparison voltage
external input
input signal
dynamic buffer
buffer circuit
Prior art date
Application number
KR1019970015598A
Other languages
Korean (ko)
Other versions
KR19980078160A (en
Inventor
이승현
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970015598A priority Critical patent/KR100256817B1/en
Publication of KR19980078160A publication Critical patent/KR19980078160A/en
Application granted granted Critical
Publication of KR100256817B1 publication Critical patent/KR100256817B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

PURPOSE: A dynamic buffer circuit is provided to reduce a chip size and an interference by a noise signal generated in an external supply voltage. CONSTITUTION: The dynamic buffer circuit includes a differential amplifier(101) and a comparison voltage generator(102). The differential amplifier inputs an external input signal(EXT_IN) and a comparison voltage, amplifies the difference of the two input signals in response to an enable signal(ENABLE) and outputs the first and second signals(OUT,OUT1). The comparison voltage generator generates the comparison voltage in response to the external input signal. The comparison voltage generator has an inverter(G6) of a static buffer type, a voltage divider circuit(MN10,MP6,MP7) and a PMOS transistor(MP5). The enable signal is a clock signal. When the external input signal is a logic high, the comparison voltage becomes a logic low and then the differential amplifier outputs a logic high. When the external input signal is a logic low, the comparison voltage becomes a logic high.

Description

반도체 메모리 소자의 다이나믹 버퍼 회로Dynamic Buffer Circuit of Semiconductor Memory Device

본 발명은 차동 증폭기 구조를 갖는 반도체 메모리 소자의 다이나믹 버퍼 (Dynamic buffer) 회로에 관한 것으로, 특히 외부 입력 신호와 비교 증폭하기 위해 여러 개의 다이나믹 버퍼로 입력되는 기준전압발생기로부터 생성된 기준전압 대신에 상기 외부 입력 신호를 이용하여 기준 전압을 생성시킴으로써, 동작의 안정성을 높이고 칩의 면적을 줄인 반도체 메모리 소자의 다이나믹 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic buffer circuit of a semiconductor memory device having a differential amplifier structure. In particular, the present invention replaces the reference voltage generated from reference voltage generators inputted into a plurality of dynamic buffers for comparative amplification with an external input signal. The present invention relates to a dynamic buffer circuit of a semiconductor memory device in which a reference voltage is generated using an external input signal, thereby increasing the stability of an operation and reducing the area of a chip.

종래의 반도체 메모리 소자는 일반적으로 칩의 외부에서 주어지는 신호를 내부 회로에서 사용하기 위해 스테이틱 버퍼와 다이나믹 버퍼를 사용한다. 여기서, 다이나믹 버퍼는 외부의 신호를 기준 전원과 비교 증폭한 후 내부로 보내는 출력을 생성시킨다. 이때, 사용되는 기준 전원은 두 가지 상태로 들어오는 외부 신호의 중간값으로 고정되어 있는 것이 지금까지 메모리 반도체에서 사용되던 구조이다.Conventional semiconductor memory devices generally use a static buffer and a dynamic buffer to use signals from outside the chip in internal circuits. In this case, the dynamic buffer generates an output that is externally amplified by an external signal to a reference power source and then sent to the inside. In this case, the reference power supply used is fixed to the intermediate value of the external signal coming into two states, which has been used in memory semiconductors.

종래의 다이나믹 버퍼는 외부에서 입력되는 외부입력신호와 기준전압 발생기에서 생성된 기준전압을 비교 증폭하여 출력하는 차동 증폭기 형태의 구성을 갖는다. 그런데, 이와 같이 구성된 종래의 다이나믹 버퍼에 있어서는, 여러 개의 다이나믹 버퍼에 기준전압 발생기로부터 발생된 한 개의 기준전압을 입력시키기 위해 많은 면적의 금속연결선이 필요로 하였다. 그리고, 외부 잡음(noise) 신호의 영향을 받지 않기 위해 커다란 축전기를 금속 연결선 중간에 달아야 했다. 이러한 종래의 다이나믹 버퍼의 구조는 외부 잡음 신호에 취약할 뿐 아니라, 금속 연결선과 축전기에 의해 칩의 집적도를 낮추는 문제점이 있었다.Conventional dynamic buffers have a configuration in the form of a differential amplifier for comparing and amplifying and outputting an external input signal input from an external source and a reference voltage generated by a reference voltage generator. However, in the conventional dynamic buffer configured as described above, a large area of metal connection wires is required to input one reference voltage generated from the reference voltage generator to the plurality of dynamic buffers. And to avoid being affected by external noise signals, large capacitors had to be placed in the middle of the metal leads. The conventional dynamic buffer structure is not only susceptible to external noise signals, but also has a problem of lowering chip integration due to metal connection lines and capacitors.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 외부 전원에서 발생하는 잡음 신호에 의한 간섭을 줄이고 칩의 면적을 줄인 반도체 메모리 소자의 다이나믹 버퍼 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a dynamic buffer circuit of a semiconductor memory device which reduces interference due to noise signals generated from an external power supply and reduces chip area.

제1도는 본 발명의 일실시예에 의한 반도체 메모리 소자의 다이나믹 버퍼 회로도.1 is a dynamic buffer circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

제2도는 제1도에 도시된 다이나믹 버퍼의 제1 동작 타이밍도.FIG. 2 is a first operation timing diagram of the dynamic buffer shown in FIG.

제3도는 제1도에 도시된 다이나믹 버퍼의 제2 동작 타이밍도.3 is a second operation timing diagram of the dynamic buffer shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101 : 차동 증폭부 102 : 비교전압 발생부101: differential amplifier 102: comparison voltage generator

상기 목적을 달성하기 위하여, 본 발명의 다이나믹 버퍼 회로는 인에이블 신호에 의해 동작되며 외부 입력 신호와 비교 전압을 차동 증폭하여 제1, 제2 신호를 출력하는 차동 증폭 수단과, 상기 외부 입력 신호를 이용하여 상기 비교 전압을 발생시키는 비교 전압 발생 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the dynamic buffer circuit of the present invention is operated by an enable signal and differential amplifying means for differentially amplifying an external input signal and a comparison voltage to output first and second signals, and the external input signal. And a comparison voltage generating means for generating the comparison voltage by using the comparison voltage.

이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명의 일실시예에 의한 반도체 메모리 소자의 다이나믹 버퍼 회로도이다. 제1도를 참조하면, 차동 증폭부(101)는 종래에 사용하던 것과 같은 것으로, 인에이블 신호(ENABLE)에 의해 외부 입력 신호(EXT_IN)와 비교 전압을 차동 증폭하여 출력하는 차동 증폭기로 구성되고, 상기 외부 입력 신호(EXT_IN)를 이용하여 상기 비교 전압을 발생시키는 비교 전압 발생부(102)를 구비하였다. 상기 비교 전압 발생부(102)는 스테이틱 버퍼 형태의 반전기(G6)와 전압분할회로(MN10, MP6, MP7), 그리고 PMOS 트랜지스터 MP5로 구성된다.1 is a dynamic buffer circuit diagram of a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 1, the differential amplifier 101 is the same as that used in the related art, and is configured as a differential amplifier that differentially amplifies and outputs an external input signal EXT_IN and a comparison voltage by an enable signal ENABLE. And a comparison voltage generator 102 generating the comparison voltage by using the external input signal EXT_IN. The comparison voltage generator 102 is composed of a static buffer type inverter G6, voltage division circuits MN10, MP6, and MP7, and a PMOS transistor MP5.

상기 구성에 의한 동작을 설명하면, 먼저 외부입력신호(EXT_IN)가 "하이"로 들어오면, 반전기인 G6은 "로우" 신호를 발생시켜 PMOS 트랜지스터 MP5를 턴-온시킴으로써 차동 증폭기의 비교 전위인 노드 N7의 전위를 "로우"로 만든다. 그 결과, 외부입력신호(EXT_IN)의 전위가 높게 되어 차동 증폭기에서 발생하는 출력은 "하이"가 된다. 반대로, 외부입력신호(EXT_IN)가 "로우"가 들어오면, 반전기인 G6은 "하이" 신호를 발생시킨다. 그러면, PMOS 트랜지스터 MP5는 턴-오프되고 비교 전압을 전달하는 노드 N7로 상기 반전기 G6의 출력 신호인 "하이" 전위레벨이 전달되어 비교 전압이 발생된다. 여기에 사용되는 반전기 G6는 스테이틱 버퍼와 동일한 동작을 하는 회로이다. 따라서, 이 비교 전압은 외부입력신호보다는 높은 전위를 가지므로, 차동증폭기에서 발생하는 출력은 "하이"가 된다.Referring to the operation by the above configuration, first, when the external input signal EXT_IN enters " high ", the inverter G6 generates a " low " signal to turn on the PMOS transistor MP5 so that the node which is the comparative potential of the differential amplifier is turned on. Make the potential of N7 "low". As a result, the potential of the external input signal EXT_IN becomes high, and the output generated by the differential amplifier becomes "high". On the contrary, when the external input signal EXT_IN enters "low", the inverter G6 generates a "high" signal. Then, the PMOS transistor MP5 is turned off and the " high " potential level, which is the output signal of the inverter G6, is transferred to the node N7 which transfers the comparison voltage, thereby generating the comparison voltage. Inverter G6 used here is a circuit that performs the same operation as the static buffer. Therefore, since the comparison voltage has a higher potential than the external input signal, the output generated by the differential amplifier becomes "high".

제2도는 제1도에 도시된 다이나믹 버퍼의 제1 동작 타이밍도를 나타낸 것이다. 그림과 같이 다이나믹 버퍼의 동작시기를 알려주는 인에이블 신호의 주기는 5n초로써, 200㎒의 속도에서 실험한 것이다. 외부입력신호(EXT_IN)은 5n초를 주기로 HIGH/LOW를 반복시켰다. 이때, 비교 전압(Vref)은 외부입력신호가 "하이"인 경우에는 완전한 "로우"가 되고, 반대인 경우는 1.3V정도의 비교 전압을 발생시킨다. 출력은 인에이블 신호의 전위가 높아질때 생성되는데, 그림과 같이 정확히 신호가 만들어졌다.FIG. 2 shows a first operation timing diagram of the dynamic buffer shown in FIG. As shown in the figure, the period of the enable signal that informs the operation time of the dynamic buffer is 5n seconds, which was experimented at the speed of 200MHz. The external input signal EXT_IN repeated HIGH / LOW every 5n seconds. At this time, the comparison voltage Vref becomes a complete "low" when the external input signal is "high", and generates a comparison voltage of about 1.3V in the opposite case. The output is generated when the potential of the enable signal is high. The signal is produced exactly as shown.

제3도는 외부입력신호(EXT_IN)에 잡음 신호(Noise)를 일정한 주기로 주었을 경우에 제1도에 도시된 다이나믹 버퍼가 제대로 동작하는가를 실험한 제2 동작 타이밍도이다. 잡음신호의 폭은 0.6V이었지만, 비교전위에 나타나는 잡음신호의 폭은 0.15V이하로 낮아서 이 경우에도 다이나믹 버퍼가 정상적인 동작을 하였다.FIG. 3 is a second operation timing diagram illustrating whether the dynamic buffer shown in FIG. 1 operates properly when the noise signal Noise is applied to the external input signal EXT_IN at a predetermined period. The width of the noise signal was 0.6V, but the width of the noise signal at the comparative potential was less than 0.15V, so the dynamic buffer operated normally.

앞에서 설명한 바와 같이, 본 발명의 다이나믹 버퍼 회로에 의하면, 외부 입력 신호와 비교 증폭하기 위해 여러 개의 다이나믹 버퍼로 입력되는 기준전압발생기로부터 생성된 기준전압 대신에 상기 외부 입력 신호를 이용하여 기준 전압을 생성시킴으로써, 빠른 속도와 높은 전류 획득을 그대로 유지하면서 외부잡음의 영향은 덜 받게 하고, 칩의 집적도도 높일 수 있는 매우 뛰어난 효과가 있다.As described above, according to the dynamic buffer circuit of the present invention, a reference voltage is generated using the external input signal instead of a reference voltage generated from a reference voltage generator inputted to a plurality of dynamic buffers for comparative amplification with an external input signal. By doing so, it is very effective to reduce the influence of external noise and increase the chip density while maintaining high speed and high current acquisition.

Claims (4)

반도체 메모리 소자의 다이나믹 버퍼 회로에 있어서, 인에이블 신호에 의해 동작되며 외부 입력 신호와 비교 전압을 차동 증폭하여 제1, 제2 신호를 출력하는 차동 증폭 수단과, 상기 외부 입력 신호를 이용하여 상기 비교 전압을 발생시키는 비교 전압 발생 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 다이나믹 버퍼 회로.A dynamic buffer circuit of a semiconductor memory device, comprising: differential amplifying means which is operated by an enable signal and differentially amplifies an external input signal and a comparison voltage to output first and second signals, and the comparison using the external input signal. And a comparison voltage generating means for generating a voltage. 제1항에 있어서, 상기 비교 전압 발생 수단은 스테이틱 버퍼 형태의 반전기와 전압분할회로, 그리고 MOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 다이나믹 버퍼 회로.2. The dynamic buffer circuit of claim 1, wherein the comparison voltage generating means comprises a static buffer type inverter, a voltage division circuit, and a MOS transistor. 제2항에 있어서, 상기 MOS 트랜지스터는 PMOS인 것을 특징으로 하는 반도체 메모리 소자의 다이나믹 버퍼 회로.3. The dynamic buffer circuit of claim 2, wherein the MOS transistor is a PMOS. 제1항에 있어서, 상기 인에이블 신호는 클럭 신호인 것을 특징으로 하는 반도체 메모리 소자의 다이나믹 버퍼 회로.The dynamic buffer circuit of claim 1, wherein the enable signal is a clock signal.
KR1019970015598A 1997-04-25 1997-04-25 Dynamic buffer circuit of semiconductor memory device KR100256817B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970015598A KR100256817B1 (en) 1997-04-25 1997-04-25 Dynamic buffer circuit of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970015598A KR100256817B1 (en) 1997-04-25 1997-04-25 Dynamic buffer circuit of semiconductor memory device

Publications (2)

Publication Number Publication Date
KR19980078160A KR19980078160A (en) 1998-11-16
KR100256817B1 true KR100256817B1 (en) 2000-05-15

Family

ID=19503939

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970015598A KR100256817B1 (en) 1997-04-25 1997-04-25 Dynamic buffer circuit of semiconductor memory device

Country Status (1)

Country Link
KR (1) KR100256817B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728557B1 (en) * 2005-11-29 2007-06-15 주식회사 하이닉스반도체 Input Buffer for Semiconductor Memory Apparatus

Also Published As

Publication number Publication date
KR19980078160A (en) 1998-11-16

Similar Documents

Publication Publication Date Title
US4455628A (en) Substrate bias generating circuit
KR960009394B1 (en) Power supply start-up circuit for dynamic random access memory
US4692638A (en) CMOS/NMOS decoder and high-level driver circuit
JPH06259967A (en) Address transition detector for semiconductor memory device
US6621306B2 (en) Random logic circuit
US4825420A (en) C-MOS address buffer for semiconductor memory
KR20000046216A (en) Command pad circuit for semiconductor elements
KR850006902A (en) Voltage level detection circuit
KR100256817B1 (en) Dynamic buffer circuit of semiconductor memory device
KR100265591B1 (en) Memory device having seperated clock input buffer
KR0167680B1 (en) Internal voltage occurrence circuit of semiconductor memory apparatus
KR20000001016A (en) INTERNAL power SUPPLY VOLTAGE CONVERTING CIRCUIT
KR100284740B1 (en) Semiconductor memory device with multiple input receivers
US6172527B1 (en) Output circuit capable of reducing feedthrough current
KR0183874B1 (en) Vint generation circuit of semiconductor memory device
JPH06291267A (en) Semiconductor integrated circuit
KR0167063B1 (en) Internal voltage supply apparatus for synchronous memory device
KR100211121B1 (en) A circuit of input buffer of synchronous dynamic random access memory device
KR100295065B1 (en) Output device for semiconductor memory device
KR0158477B1 (en) Power supply circuit of semiconductor memory
KR0155937B1 (en) Free-charge signal generator for semiconductor equipment
KR100515023B1 (en) Logic circuit having a dynamic circuit
KR960005797Y1 (en) Control circuit of semiconductor device
KR100444316B1 (en) Input buffer with delay reduction part of semiconductor memory device to reduce delay of each inverter node
KR19980034255A (en) Back Bias Voltage Generator

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee