KR19990084634A - 원형 전류제어 전력소자 및 그 제조방법 - Google Patents
원형 전류제어 전력소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR19990084634A KR19990084634A KR1019980016540A KR19980016540A KR19990084634A KR 19990084634 A KR19990084634 A KR 19990084634A KR 1019980016540 A KR1019980016540 A KR 1019980016540A KR 19980016540 A KR19980016540 A KR 19980016540A KR 19990084634 A KR19990084634 A KR 19990084634A
- Authority
- KR
- South Korea
- Prior art keywords
- drain
- power device
- channel
- region
- sawtooth
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 기술분야에 관한 것으로, 특히 원형 전류제어 전력소자(race-track type current-controlled power device)에 관한 것이며, 드레인 부근에서의 전계집중 효과를 완화시켜 항복전압을 높일 수 있고, 전류제어가 용이한 원형 전류제어 전력소자를 제공하는데 그 목적이 있다. 이를 위해 본 발명의 원형 전류제어 전력소자는 채널영역이 표류영역에서 부분적으로 돌출된 톱니(이하 '톱니형 채널') 구조를 가지며, 동시에 채널과 채널 사이로 드레인 영역으로부터 돌출된 톱니(이하 '톱니형 드레인') 구조를 가진다. 즉, 본 발명에서 제안하는 원형 전류제어 전력소자는 원형의 LDMOS 소자로서 톱니형 채널 사이에는 필드 산화막이 있어서 채널과 채널간을 격리시키며, 이에 대응하여 톱니형 드레인이 표류영역의 길이만큼 떨어져서 톱니형 채널과 서로 어긋나게 맞물려있다. 따라서 톱니형 채널과 톱니형 드레인의 폭을 조절함으로서 드레인 전류를 쉽게 제어할 수 있으며, 전계집중 효과를 완화시킴으로서 종래의 원형 전력소자보다 항복전압을 높일 수 있다.
Description
본 발명은 반도체 기술분야에 관한 것으로, 특히 원형 전류제어 전력소자(race-track type current-controlled power device)에 관한 것이다.
종래의 LDMOS(Lateral Double Diffused MOS) 제조공정으로 제작된 원형 고전압 전력소자는 드레인이 소오스 안쪽에 있는 구조의 경우 소오스 폭(width)이 드레인의 폭보다 훨씬 크다. 여기서 원형 전력소자의 크기를 작게 할 경우 채널폭과 드레인간의 폭차이로 인해 전계집중 효과가 발생되며, 이로 인해 소오스에서 드레인으로의 캐리어는 과도하게 흐르게 되고 소자의 내압은 급격히 감소하게 된다. 따라서 원형으로 제작되는 종래의 고전압 전력소자는 소오스와 드레인의 폭비에 따라 전류 및 항복전압이 제한되는 단점이 있다. 또한 이러한 단점을 개선하기 위해 드레인 영역에 트렌치 구조를 적용한 경우도 있지만 제조공정이 복잡한 단점이 있다.
첨부된 도면 도 1은 종래의 LDMOS 제조공정으로 제작된 원형 전력소자의 레이아웃(layout) 및 A-A'선을 따른 단면을 개략적으로 도시한 것이다.
우선, 도 1의 레이아웃을 참조하면, n+소오스(11a) 및 p+소오스 콘택층(12) 영역이 n+드레인(11b) 영역의 바깥쪽에 위치하며 소오스와 드레인 사이에 게이트(다결정실리콘막)(10) 영역 및 필드 산화막(8) 영역이 위치한다. 도 1의 단면도를 참조하면, p형 실리콘 기판(1)상에 p-에피층(2)이 형성되어 있고, p-에피층(2)에는 서로 접하고 있는 n 표류영역(4)과 p 웰(3)이 형성되어 있다. p 웰(3)의 표면과 n 표류영역(4)의 일부 표면에 걸쳐있는 다결정실리콘막(10) 아래에는 게이트 절연막(9)이 형성되어 있고, n 표류영역(4)의 중간부분에는 소정의 폭을 가지는 필드 산화막(8)이 형성되어 있다. n 표류영역(4)에는 n+드레인(11b)이 형성되어 있고, p 웰(3)에는 n+소오스(11a)와 p+소오스 콘택층(12)이 형성되어 있다. 이때 소오스/드레인 영역은 각각 p 웰(3)과 n 표류영역(4)의 접합면으로부터 떨어져서 형성되어 있고, p 웰(3) 내에 형성되어 있는 n+소오스(11a)와 p+소오스 콘택층(12)은 서로 접하여 형성되어 있다. p 웰(3)중 n+소오스(11a)와 p+소오스 콘택층(12)이 형성되어 있지 않는 상측에 게이트 절연막(9) 및 다결정실리콘막(10)이 형성되어 있고, 기판 전체 구조를 덮는 층간 절연막(13)이 형성되어 있다. 층간 절연막(13)상에는 소오스 영역으로부터 연결되는 소오스 전극(14), 다결정실리콘막(10)과 연결되는 게이트 전극(16)과 드레인 영역과 연결되는 드레인 전극(15)이 형성된 구조를 가지고 있다.
그러나, 전술한 바와 같이 이러한 종래의 원형 전력소자는 n+소오스(11a) 영역과 드레인(11b) 영역의 폭 차이로 인해 소자 동작시 드레인 부근에 전계집중 효과가 발생하며, 캐리어가 과도하게 흐르게 되어 항복전압이 낮아지는 문제점이 있었다.
본 발명은 드레인 부근에서의 전계집중 효과를 완화시켜 항복전압을 높일 수 있고, 전류제어가 용이한 원형 전류제어 전력소자를 제공하는데 그 목적이 있다.
도 1은 종래의 원형 전력소자의 레이아웃 및 A-A'선을 따른 단면도.
도 2a는 본 발명의 일 실시예에 따른 원형 전류제어 전력소자의 레이아웃 및 A-A'선을 따른 단면도.
도 2b는 본 발명의 일 실시예에 따른 원형 전류제어 전력소자의 레이아웃 및 B-B'선을 따른 단면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 원형 전류제어 전력소자의 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
1 : p형 실리콘 기판(p type silicon substrate)
2 : p-에피층(p-epitaxial layer)
3 : p 웰(p well)
4 : n 표류영역(n drift region)
5 : 완충 산화막(buffer oxide layer)
6 : 질화막(silicon nitride layer)
7a, 7b : 감광막 패턴(photoresist pattern)
8 : 필드 산화막(field oxide layer)
9 : 게이트 절연막(gate dielectric layer)
10 : 다결정실리콘막(polysilicon layer)
11a : n+소오스(n+source)
11b : n+드레인(n+drain)
12 : p+소오스 콘택층(p+source contact layer)
13 : 층간 절연막(interlayer insulating layer)
14 : 소오스 전극(source electrode)
15 : 드레인 전극(drain electrode)
16 : 게이트 전극(gate electrode)
본 발명의 원형 전류제어 전력소자는 채널영역이 표류영역에서 부분적으로 돌출된 톱니(이하 '톱니형 채널') 구조를 가지며, 동시에 채널과 채널 사이로 드레인 영역으로부터 돌출된 톱니(이하 '톱니형 드레인') 구조를 가진다. 즉, 본 발명에서 제안하는 원형 전류제어 전력소자는 원형의 LDMOS 소자로서 톱니형 채널 사이에는 필드 산화막이 있어서 채널과 채널간을 격리시키며, 이에 대응하여 톱니형 드레인이 표류영역의 길이만큼 떨어져서 톱니형 채널과 서로 어긋나게 맞물려있다. 따라서 톱니형 채널과 톱니형 드레인의 폭을 조절함으로서 드레인 전류를 쉽게 제어할 수 있으며, 전계집중 효과를 완화시킴으로서 종래의 원형 전력소자보다 항복전압을 높일 수 있다.
전술한 본 발명의 기술적 원리로부터 제공되는 특징적인 원형 전류제어 전력소자는 반도체 기판상의 제1 도전형의 에피택셜층에 제공되는 제2 도전형의 표류영역; 상기 에피택셜층에 상기 표류영역을 둘러싸도록 제공되며, 상기 표류영역과의 경계면이 톱니 형상을 이루는 제1 도전형의 확산영역; 상기 확산영역에 제공되는 제2 도전형의 소오스; 상기 표류영역에 제공되는 제2 도전형의 드레인; 및 상기 소오스 영역 및 상기 드레인 사이에 제공되는 게이트를 포함한다.
이하, 본 발명의 바람직하고 용이한 실시를 위하여 그 실시예를 소개한다.
첨부된 도면 도 2a는 본 발명의 일 실시예에 따른 원형 전류제어 전력소자의 레이아웃 및 A-A'선을 따른 단면을 도시한 것으로, 도 1에 도시된 종래의 원형 전력소자와 부분적으로 동일한 구조를 가지고 있으므로 동일한 부분에 대해서는 동일한 도면 부호를 부여하고 그에 대한 설명도 생략한다.
우선 도 2a를 참조하면, 본 발명의 일 실시예에 따른 n 채널 LDMOS 소자는 A-A'선을 따른 단면도상으로는 도 1에 도시된 종래기술과 거의 같은 구조를 이룬다. 그러나 레이아웃 및 도 2b의 B-B'선을 따른 단면도에 잘 나타난 바와 같이 n 표류영역(4)의 부분 부분이 p 웰(3)측으로 침입하여 요철진 톱니형 채널 구조를 이루고 있으며, n+드레인(11b)이 톱니형 채널의 프러파일(profile)을 따라 요철진 톱니형 드레인 구조를 이루고 있다. 여기서 n 표류영역(4)의 일부분과 n+드레인(11b) 까지는 필드 산화막(8)이 존재하게 되며, 하나의 톱니형 채널폭과 이에 대응하는 n+드레인(11b)에서의 톱니의 양측면 폭 및 n+드레인(11b) 폭을 소자의 동작 특성에 맞추어 최적화 시키는 것이 매우 중요하다.
첨부된 도면 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 원형 전류제어 전력소자의 제조공정을 도시한 것으로, 이를 참조하여 그 제조공정을 단계적으로 설명하면 다음과 같다.
우선 도 3a를 참조하면, p형 실리콘 기판(1)상에 낮은 도핑 농도의 p-에피층(2)을 형성한 후, 마스크 공정, 불순물 이온주입 및 고온 열처리 공정 등을 진행하여 채널영역인 p 웰(3) 및 n 표류영역(4)을 형성시킨다. 이때 마스크 공정을 진행할 때 전술한 바와 같이 톱니형으로 설계된 포토마스크를 사용한다. 계속하여 통상적인 LOCOS(LOCal Oxidation of Silicon) 공정에서 산화방지 패턴으로 사용되는 완충 산화막(5) 및 질화막(6)을 차례로 적층시킨다.
이어서 도 3b를 참조하면, 전체 구조 상부에 감광막을 도포하고 소자분리 마스크를 사용한 마스크 공정을 진행하여 감광막 패턴(7a)을 정의하고, 이를 식각 마스크로 사용하여 질화막(6) 및 완충 산화막(5)을 차례로 건식식각하여 산화 방지막 패턴을 형성한다.
다음으로 도 3c에 도시된 바와 같이, 감광막 패턴(7a)을 제거하고, 산화 방지막 패턴을 사용하여 선택적으로 필드 산화막(8)을 성장시킨 다음, 습식공정으로 질화막(6) 및 완충 산화막(5)을 제거한다. 계속하여 소자의 문턱전압 조절을 위해 채널영역에 불순물 이온주입을 실시한 후(도시되지 않음), 게이트 산화막(9) 및 다결정실리콘막(10)을 형성한다. 이어서 감광막을 도포하고 게이트 마스크를 사용한 마스크 공정을 실시하여 게이트 형성을 위한 감광막 패턴(7b)을 정의한다.
계속하여 도 3d에 나타난 바와 같이 감광막 패턴(7b)을 식각 마스크로 사용하여 다결정실리콘막(10)을 선택 식각하고 감광막 패턴(7b)을 제거한 다음, 소오스/드레인 영역 형성을 위한 이온주입 공정 및 열처리를 실시하여 n+소오스(11a)와 p+소오스 콘택층(12), 그리고 n+드레인(11b)을 형성한다. 이어서 기판 전체 구조 상부에 층간 절연막(13)을 형성한다. 이때 층간 절연막(13)으로는 주로 TEOS(TetraEthylOrtho Silicate)계 산화막과 BPSG(BoroPhopho Silicate Glass)막 등이 사용된다.
다음으로 도 3e에 도시된 바와 같이, 층간 절연막(13)을 선택 식각하여 n+소오스(11a)와 p+소오스 콘택층(12), 그리고 n+드레인(11b)의 일부를 노출시키는 소오스/드레인 콘택홀(도시되지 않음)을 형성한다. 이때 n+드레인(11b) 형성을 위한 이온주입시 사용되는 이온주입 마스크는 전술한 바와 같이 톱니형으로 설계된 포토마스크를 사용하여 형성한다. 이어서 전체 구조 상부에 금속층을 형성하고 이를 선택 식각하여 소오스 전극(14) 및 드레인 전극(15)을 형성한다. 이때 게이트 전극(16)(도시되지 않음. 도 2a 및 도 2b 참조)도 동시에 형성된다.
이와 같이 도 3a 내지 도 3e의 공정을 수행하면, 종래의 원형 전력소자보다 전계집중 효과를 완화시킬 수 있는 톱니형 채널 및 톱니형 드레인 구조를 갖는 원형 전류제어 전력소자를 제조할 수 있다.
본 전력소자에 있어서 중요한 공정 변수로는 p 에피층(2), n 표류영역(4) 및 p 웰(3)에서의 접합깊이 및 불순물 농도 분포 등을 들 수 있으며, 본 발명의 원형 전류제어 전력소자는 RESURF(Reduced SURface Field) 효과를 촉진시켜 높은 항복전압이 유지되며, 낮은 온(on) 저항을 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바로부터 본 발명은 종래의 원형의 고전압 전력소자에서 문제가 되고 있는 고전계에 의한 전계집중 효과를 완화시킴으로서 높은 항복전압을 유지하면서 쉽게 전류를 제어할 수 있는 효과가 있다. 또한 전력소자 제조공정 측면에서도 채널영역 및 드레인 구조만을 변화시킴으로서 종래의 공정을 그대로 유지할 수 있는 장점이 있다. 그리고 본 발명에 따른 원형 전류제어 전력소자는 향후 PDP(plasma Display Panel) 및 FED(Field Emission Display) 등의 디스플레이용 구동회로 IC(Integrated Circuit)에 널리 적용될 수 있다.
Claims (5)
- 반도체 기판상의 제1 도전형의 에피택셜층에 제공되는 제2 도전형의 표류영역;상기 에피택셜층에 상기 표류영역을 둘러싸도록 제공되며, 상기 표류영역과의 경계면이 톱니 형상을 이루는 제1 도전형의 확산영역;상기 확산영역에 제공되는 제2 도전형의 소오스;상기 표류영역에 제공되는 제2 도전형의 드레인; 및상기 소오스 영역 및 상기 드레인 사이에 제공되는 게이트를 포함하는 원형 전류제어 전력소자.
- 제 1 항에 있어서, 상기 드레인이,상기 표류영역과 상기 확산영역의 경계면 프러파일을 따라 요철진 톱니 형상인 것을 특징으로 하는 원형 전류제어 전력소자.
- 제 1 항에 있어서, 상기 드레인이,실질적으로 원 형상인 것을 특징으로 하는 원형 전류제어 전력소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,제1 도전형이 p형이며, 상기 제2 도전형이 n형인 것을 특징으로 하는 원형 전류제어 전력소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제1 도전형이 n형이며, 상기 제2 도전형이 p형인 것을 특징으로 하는 원형 전류제어 전력소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016540A KR100275494B1 (ko) | 1998-05-08 | 1998-05-08 | 원형 전류제어 전력소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016540A KR100275494B1 (ko) | 1998-05-08 | 1998-05-08 | 원형 전류제어 전력소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990084634A true KR19990084634A (ko) | 1999-12-06 |
| KR100275494B1 KR100275494B1 (ko) | 2001-01-15 |
Family
ID=40749620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980016540A KR100275494B1 (ko) | 1998-05-08 | 1998-05-08 | 원형 전류제어 전력소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100275494B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341213B1 (ko) * | 1999-12-23 | 2002-06-20 | 오길록 | 트렌치 드레인 구조를 갖는 전력소자 |
| KR100958421B1 (ko) * | 2002-09-14 | 2010-05-18 | 페어차일드코리아반도체 주식회사 | 전력 소자 및 그 제조방법 |
-
1998
- 1998-05-08 KR KR1019980016540A patent/KR100275494B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341213B1 (ko) * | 1999-12-23 | 2002-06-20 | 오길록 | 트렌치 드레인 구조를 갖는 전력소자 |
| KR100958421B1 (ko) * | 2002-09-14 | 2010-05-18 | 페어차일드코리아반도체 주식회사 | 전력 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100275494B1 (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9865678B2 (en) | High voltage field balance metal oxide field effect transistor (FBM) | |
| KR100732051B1 (ko) | 고전압 ｍｏｓｆｅｔ 및 고전압 ｍｏｓｆｅｔ 형성 방법 | |
| EP2706566B1 (en) | Semiconductor device and method of manufacturing same | |
| US20150011065A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP4018780B2 (ja) | Ｄｍｏｓトランジスタの製造方法 | |
| JP4490094B2 (ja) | トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法 | |
| CN114038914A (zh) | 双重耐压半导体功率器件及其制备方法 | |
| KR100589489B1 (ko) | 횡형 디모스의 제조방법 | |
| KR19990050418A (ko) | 이중 필드판 구조를 갖는 전력소자 | |
| KR101530579B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| US20050051840A1 (en) | High withstand-voltage semiconductor device and method of fabricating the same | |
| US20220285549A1 (en) | Semiconductor device comprising mutually separated trench structures | |
| KR100275494B1 (ko) | 원형 전류제어 전력소자 및 그 제조방법 | |
| EP1699087A1 (en) | Semiconductor device and its manufacturing method | |
| CN115274859A (zh) | Ldmos晶体管及其制造方法 | |
| CN112005349A (zh) | 半导体装置及半导体装置的制造方法 | |
| TW201535734A (zh) | 半導體裝置及其製造方法 | |
| KR100342804B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100306744B1 (ko) | 트렌치게이트전력소자의제조방법 | |
| KR101099560B1 (ko) | 고전압 트랜지스터 제조방법 | |
| KR100341213B1 (ko) | 트렌치 드레인 구조를 갖는 전력소자 | |
| KR20090025757A (ko) | Ｄｍｏｓ 트랜지스터 및 그 제조 방법 | |
| KR100279745B1 (ko) | 트렌치 게이트 구조를 갖는 전력소자 및 그 제조방법 | |
| EP3998638A1 (en) | Laterally diffused metal oxide semiconductor device and manufacturing method therefor | |
| US20230100307A1 (en) | Method for manufacturing trench-gate mosfet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100901 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |