KR19990080395A - Capacitor Formation Method - Google Patents
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Abstract
본 발명은 캐패시터 형성 방법에 관한 것으로서, 반도체기판 상에 불순물영역 및 게이트전극을 포함하는 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트전극을 덮는 제 1 절연층을 형성하고 상기 제 1 절연층을 패터닝하여 상기 불순물영역의 소정 부분을 노출시켜 접속구를 형성하는 공정과, 상기 제 1 절연층 상에 상기 접속구와 대응하는 부분에 잔류하는 제 1 다결정실리콘층을 형성하는 공정과, 상기 제 1 절연층 상에 제 1 다결정실리콘층을 덮도록 두꺼운 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층을 패터닝하여 상기 접속구와 대응하는 상기 제 1 다결정실리콘층의 소정 부분을 노출시키는 홈을 형성하는 공정과, 상기 홈의 내부 측면에 제 2 절연 측벽을 형성하고 상기 제 2 절연 측벽의 측면에 제 3 다결정실리콘 측벽을 형성하는 공정을 n-3(n은 3 이상)번 반복 진행하여 상기 홈을 복수 개의 절연 측벽 및 다결정실리콘 측벽의 교번으로 채우는 공정과, 상기 제 2 다결정실리콘층을 상기 제 2 절연 측벽이 형성된 반대 부분으로 패터닝하는 공정과, 상기 제 2 내지 제 n 절연 측벽을 습식 식각하여 상기 제 1 내지 제 n 다결정실리콘 측벽으로 이루어진 스토리지 전극을 형성하는 공정을 구비한다. 따라서, 본 발명의 캐패시터는 집적화에 의해 폭이 좁은 영역에서 직립형의 스토리지 전극을 형성하여 표면적을 넓히므로 축전 용량을 증가시킬 수 있는 이점이 있다.The present invention relates to a method of forming a capacitor, comprising: forming a transistor including an impurity region and a gate electrode on a semiconductor substrate; forming a first insulating layer covering the gate electrode on the semiconductor substrate; Patterning the layer to expose a predetermined portion of the impurity region to form a junction; forming a first polycrystalline silicon layer remaining on a portion corresponding to the junction on the first insulating layer; A thick second polysilicon layer is formed on the insulating layer to cover the first polysilicon layer, and the second polysilicon layer is patterned to form grooves for exposing a predetermined portion of the first polysilicon layer corresponding to the connector. And forming a second insulating sidewall on the inner side of the groove and a third polysilicon on the side of the second insulating sidewall. The process of forming the sidewall is repeated n-3 (n is 3 or more) times to fill the groove with alternating plural insulating sidewalls and polysilicon sidewalls, and the second polysilicon layer is filled with the second insulating sidewall. And forming a storage electrode formed of the first to nth polysilicon sidewalls by wet etching the second to nth insulating sidewalls. Therefore, the capacitor of the present invention forms an upright storage electrode in a narrow area by integration, thereby increasing the surface area, thereby increasing the storage capacity.
Description
본 발명은 캐패시터(capacitor) 형성 방법에 관한 것으로서, 특히, 스토리지(storage) 전극의 표면적을 넓혀 축전 용량(capacitance)을 증가시키기에 적당한 캐패시터 형성 방법에 관한 것이다.The present invention relates to a method of forming a capacitor, and more particularly, to a method of forming a capacitor suitable for increasing the surface area of a storage electrode to increase its capacitance.
반도체 소자가 고집적화됨에 따라 메모리 셀에 있어서도 캐패시터가 일정한 축전용량을 갖도록 축전용량을 증가시키기 위한 많은 연구가 진행되고 있다.As semiconductor devices are highly integrated, many studies have been conducted to increase the capacitance so that a capacitor has a constant capacitance in a memory cell.
이러한 결과로 축전용량을 증가시키기 위해서 캐패시터의 유전막의 유전율을 증대시키거나 스토리지전극의 구조를 적층(stack)하거나 또는 트렌치(trench)를 이용하여 3차원 구조로 형성하여 스토리지전극의 표면적을 개선하는 연구가 진행된다.As a result, in order to increase the capacitance, a study of increasing the dielectric constant of the capacitor dielectric film, stacking the structure of the storage electrode, or forming a three-dimensional structure using a trench to improve the surface area of the storage electrode Proceeds.
상기 3차원 구조를 갖는 캐패시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산성에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자에 의한 전하 정보 혼란에 대하여 면역성을 갖는다.The laminated structure among the capacitors having the three-dimensional structure is a structure that is easy for the manufacturing process and suitable for mass productivity, while increasing the storage capacity and being immune to the disturbance of charge information caused by alpha particles.
적층 캐패시터는 스토리지 전극의 형태에 따라 2중 적층구조, 핀(fin)구조, 또는, 크라운(crown) 구조 등으로 구별된다.The stacked capacitors are classified into a double stacked structure, a fin structure, a crown structure, or the like according to the shape of the storage electrode.
도 1a 내지 도 1d는 종래 기술에 따른 캐패시터 형성 방법을 도시하는 공정도이다.1A to 1D are process diagrams illustrating a capacitor forming method according to the prior art.
종래에는 도 1a에 나타낸 바와 같이 반도체기판(11) 상에 LOCOS(Local of Oxidation Silicon) 방법과 같은 통상적인 소자 격리 방법으로 상기 반도체기판(11)의 활성영역을 한정하는 필드산화막(12)을 형성하고 상기 반도체기판(11)의 소정 부분에 게이트산화막(13)을 개제시킨 게이트 전극(14)을 형성한다.In the related art, as shown in FIG. 1A, a field oxide film 12 is formed on a semiconductor substrate 11 to define an active region of the semiconductor substrate 11 by a conventional device isolation method such as a LOCOS (Local of Oxidation Silicon) method. A gate electrode 14 having a gate oxide film 13 interposed therebetween is formed in a predetermined portion of the semiconductor substrate 11.
그리고, 상기 게이트 전극(14) 양측의 활성영역에 상기 반도체기판(11)과 도전형이 다른 불순물을 도핑하여 소오스/드레인(source/drain)영역으로 이용되는 불순물영역(15)을 형성하여 불순물영역(15) 및 게이트 전극(14)을 포함하는 트랜지스터(transistor)를 형성한다.In addition, an impurity region 15 is formed in an active region on both sides of the gate electrode 14 to form an impurity region 15 used as a source / drain region by doping impurities having a different conductivity type from that of the semiconductor substrate 11. A transistor including the 15 and the gate electrode 14 is formed.
상술한 구조의 반도체기판(11) 상에 상기 게이트전극(14) 및 필드산화막(12)을 덮도록 산화실리콘 등의 절연물질을 화학 기상 증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 제 1 절연층(16)을 형성하고 상기 제 1 절연층(16)을 패터닝하여 상기 활성영역에 형성된 불순물영역(15)의 소정 부분을 노출시키는 접속구(17)를 형성한다.An insulating material such as silicon oxide is deposited on the semiconductor substrate 11 having the above-described structure by chemical vapor deposition (hereinafter, referred to as CVD) to cover the gate electrode 14 and the field oxide film 12. As a result, a first insulating layer 16 is formed and the first insulating layer 16 is patterned to form a connection hole 17 exposing a predetermined portion of the impurity region 15 formed in the active region.
그런 다음에 도 1b와 같이 상기 반도체기판(11) 상에 상기 제 1 절연층(16)을 덮도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 1 다결정실리콘층(19)을 형성하고, 상기 제 1 다결정실리콘층(19) 상에 상기 제 1 절연층(21)과 식각선택비가 다른 절연물질을 이용하여 제 2 절연층(21)을 순차적으로 형성한다. 그리고, 상기 제 2 절연층(21)을 패터닝하여 상기 접속구(17)와 대응된 부분의 제 1 다결정실리콘층(19)을 노출시키는 패턴을 형성한다.Then, as shown in FIG. 1B, polycrystalline silicon doped with impurities to cover the first insulating layer 16 is deposited on the semiconductor substrate 11 by CVD to form a first polysilicon layer 19. The second insulating layer 21 is sequentially formed on the first polysilicon layer 19 by using an insulating material having a different etching selectivity from the first insulating layer 21. The second insulating layer 21 is patterned to form a pattern for exposing the first polysilicon layer 19 in a portion corresponding to the connector 17.
도 1c와 같이 상기 제 1 다결정실리콘층(19) 및 상기 제 2 절연층(21) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 2 다결정실리콘층(23)을 형성한다. 그리고, 상기 제 2 다결정실리콘층(23) 상에 포토레지스트(24)를 도포하고, 노광 및 현상하여 상기 접속구(17)와 대응하는 부분의 포토레지스트(24)를 잔류시키는 포토레지스트(24) 패턴을 형성한다.As shown in FIG. 1C, polycrystalline silicon doped with impurities on the first polycrystalline silicon layer 19 and the second insulating layer 21 is deposited by CVD to form a second polycrystalline silicon layer 23. Then, the photoresist 24 pattern is applied to the photoresist 24 on the second polysilicon layer 23, exposed and developed to leave the photoresist 24 in the portion corresponding to the connector 17. To form.
그런 후에, 도 1d와 같이 상기 포토레지스트(24) 패턴을 마스크로 사용하여 상기 제 1 다결정실리콘, 제 2 절연층, 및 제 1 다결정실리콘층(23)(21)(19)을 순차적으로 이방성 식각하여 상기 접속구(17)와 대응하는 부분에만 상기 제 1 다결정실리콘, 제 2 절연층, 및 제 1 다결정실리콘층(23)(21)(19)이 잔류하도록 형성하고 상기 제 1 및 제 2 다결정실리콘층(23)(19) 사이에 소정 량 잔류하는 제 2 절연층(21)을 습식 식각 방법으로 제거하여 제 1 및 제 2 다결정실리콘층(23)(19)으로 이루어진 스토리지 전극(25)이 형성된다.Thereafter, as shown in FIG. 1D, the first polycrystalline silicon, the second insulating layer, and the first polycrystalline silicon layers 23, 21, 19 are sequentially anisotropically etched using the photoresist 24 pattern as a mask. So that the first polycrystalline silicon, the second insulating layer, and the first polycrystalline silicon layers 23, 21, 19 remain only in portions corresponding to the connector 17, and the first and second polysilicons remain. The second insulating layer 21 remaining in a predetermined amount between the layers 23 and 19 is removed by a wet etching method to form a storage electrode 25 formed of the first and second polycrystalline silicon layers 23 and 19. do.
이후 공정으로 도시하지 않았지만 상기 제 1 및 제 2 다결정실리콘층의 노출된 표면에 산화막, 또는, 질화막 등의 절연물질을 얇게 증착하여 유전막으로 사용하고 상기 유전막 상에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트 전극을 형성하는 방법으로 캐패시터를 형성한다.Although not shown in the process, a thin film of an insulating material such as an oxide film or a nitride film is deposited on the exposed surfaces of the first and second polycrystalline silicon layers to be used as a dielectric film, and polycrystalline silicon doped with impurities is deposited on the dielectric film. A capacitor is formed by forming a plate electrode.
상술한 바와 같이 종래의 기술은 불순물이 도핑된 다결정실리콘층과 절연층을 복수 층 적층시켜 적층 구조의 캐패시터를 형성한 것으로 이때, 스토리지 전극의 표면적을 넓히기 위해서는 상기 다결정실리콘층과 절연층을 보다 다층으로 높게 적층한다.As described above, the conventional technology is to form a multilayer structure capacitor by stacking a plurality of polysilicon layers and an insulating layer doped with impurities. In this case, in order to increase the surface area of the storage electrode, the polysilicon layer and the insulating layer are multilayered. Lay high.
그러나, 반도체소자가 집적화 될 수록 적층하는 다결정실리콘층의 폭은 줄어들게 되고 이러한 상태에서 스토리지 전극의 표면적을 넓히기 위해 상기 다결정실리콘층과 절연층을 보다 다층으로 높게 적층하면 주변과의 단차 발생 및 적층 구조의 일부분이 떨어져서 파티클로 작용하는 문제가 있어 축전용량을 증가시키는데에는 어려움이 있다.However, as the semiconductor devices are integrated, the width of the polysilicon layer to be laminated is reduced. In this state, when the polysilicon layer and the insulating layer are laminated in a higher multilayer in order to increase the surface area of the storage electrode, a step difference and surrounding structure are generated. There is a problem that a part of the fall off to act as a particle, it is difficult to increase the capacitance.
따라서, 본 발명의 목적은 캐패시터의 스토리지 전극의 표면적을 넓혀 축전용량을 증가시킬 수 있는 캐패시터 형성 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of forming a capacitor that can increase the capacitance by increasing the surface area of the storage electrode of the capacitor.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터 형성 방법은 반도체기판 상에 불순물영역 및 게이트전극을 포함하는 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트전극을 덮는 제 1 절연층을 형성하고 상기 제 1 절연층을 패터닝하여 상기 불순물영역의 소정 부분을 노출시켜 접속구를 형성하는 공정과, 상기 제 1 절연층 상에 상기 접속구와 대응하는 부분에 잔류하는 제 1 다결정실리콘층을 형성하는 공정과, 상기 제 1 절연층 상에 제 1 다결정실리콘층을 덮도록 두꺼운 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층을 패터닝하여 상기 접속구와 대응하는 상기 제 1 다결정실리콘층의 소정 부분을 노출시키는 홈을 형성하는 공정과, 상기 홈의 내부 측면에 제 2 절연 측벽을 형성하고 상기 제 2 절연 측벽의 측면에 제 3 다결정실리콘 측벽을 형성하는 공정을 n-3(n은 3 이상)번 반복 진행하여 상기 홈을 복수 개의 절연 측벽 및 다결정실리콘 측벽의 교번으로 채우는 공정과, 상기 제 2 다결정실리콘층을 상기 제 2 절연 측벽이 형성된 반대 부분으로 패터닝하는 공정과, 상기 제 2 내지 제 n 절연 측벽을 습식 식각하여 상기 제 1 내지 제 n 다결정실리콘 측벽으로 이루어진 스토리지 전극을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a capacitor forming method including forming a transistor including an impurity region and a gate electrode on a semiconductor substrate, and forming a first insulating layer covering the gate electrode on the semiconductor substrate. Patterning the first insulating layer to expose a predetermined portion of the impurity region to form a connection hole; forming a first polycrystalline silicon layer remaining on a portion corresponding to the connection hole on the first insulating layer; And forming a thick second polysilicon layer on the first insulating layer to cover the first polysilicon layer and patterning the second polysilicon layer to expose a predetermined portion of the first polysilicon layer corresponding to the connector. And forming a second insulating sidewall on the inner side of the groove and forming a second insulating sidewall on the side of the second insulating sidewall. 3 The process of forming the polysilicon sidewalls is repeated n-3 times (n is 3 or more) to fill the grooves with alternating plural insulating sidewalls and the polysilicon sidewalls, and the second polysilicon layer is filled with the second layer. Patterning an opposite side portion on which insulating sidewalls are formed, and wet etching the second to nth insulating sidewalls to form a storage electrode formed of the first to nth polycrystalline silicon sidewalls.
도 1a 내지 도 1d는 종래 기술에 따른 캐패시터 형성 방법을 도시하는 공정도.1A to 1D are process diagrams illustrating a capacitor formation method according to the prior art.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 캐패시터 형성 방법을 도시하는 공정도.2A to 2E are flowcharts illustrating a method of forming a capacitor according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>
31 : 반도체기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
34 : 게이트 전극 36 : 제 1 절연막34 gate electrode 36 first insulating film
47 : 스토리지 전극47: storage electrode
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 캐패시터 형성 방법을 도시하는 공정도이다.2A to 2E are flowcharts illustrating a method of forming a capacitor according to an embodiment of the present invention.
종래에는 도 2a에 나타낸 바와 같이 반도체기판(31) 상에 LOCOS 방법과 같은 통상적인 소자 격리 방법으로 상기 반도체기판(31)의 활성영역을 한정하는 필드산화막(32)을 형성하고 상기 반도체기판(31)의 소정 부분에 게이트산화막(33)을 개제시킨 게이트 전극(34)을 형성한다.Conventionally, as shown in FIG. 2A, a field oxide film 32 is formed on the semiconductor substrate 31 to define an active region of the semiconductor substrate 31 by a conventional device isolation method such as a LOCOS method. The gate electrode 34 having the gate oxide film 33 interposed therebetween is formed in a predetermined portion of the.
그리고, 상기 게이트 전극(34) 양측의 활성영역에 상기 반도체기판(31)과 도전형이 다른 불순물을 도핑하여 소오스/드레인 영역으로 이용되는 불순물영역(35)을 형성하여 불순물영역(35) 및 게이트 전극(34)을 포함하는 트랜지스터를 형성한다.In addition, an impurity region 35 used as a source / drain region is formed by doping impurities having a different conductivity type from the semiconductor substrate 31 in the active regions on both sides of the gate electrode 34 to form the impurity region 35 and the gate. A transistor including the electrode 34 is formed.
상술한 구조의 반도체기판(31) 상에 상기 게이트 전극(34) 및 필드산화막(32)을 덮도록 산화실리콘 등의 절연물질을 CVD 방법으로 증착하여 제 1 절연층(36)을 형성하고 상기 제 1 절연층(36)을 패터닝하여 상기 활성영역에 형성된 불순물영역(35)의 소정 부분을 노출시키는 접속구(37)를 형성한다.An insulating material such as silicon oxide is deposited on the semiconductor substrate 31 having the above-described structure so as to cover the gate electrode 34 and the field oxide film 32 by CVD to form a first insulating layer 36. The insulating layer 36 is patterned to form a connection hole 37 exposing a predetermined portion of the impurity region 35 formed in the active region.
그런 다음에 도 2b와 같이 상기 반도체기판(31) 상에 상기 제 1 절연층(36)을 덮도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 제 1 다결정실리콘층(39)을 형성하고, 상기 제 1 다결정실리콘층(39)을 상기 접속구(37)와 대응하는 부분에만 잔류하도록 패터닝한다. 그리고, 상기 제 1 절연층(36) 상에 상기 제 1 다결정실리콘층(39)을 덮도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 직리형의 스토리지를 형성할 수 있을만큼 충분히 두꺼운 제 2 다결정실리콘층(40)을 형성한다.Then, as shown in FIG. 2B, polycrystalline silicon doped with impurities to cover the first insulating layer 36 is deposited on the semiconductor substrate 31 by CVD to form a first polycrystalline silicon layer 39. The first polysilicon layer 39 is patterned so as to remain only in the portion corresponding to the connector 37. And a second thick enough to form an upright storage by depositing polysilicon doped with impurities on the first insulating layer 36 to cover the first polysilicon layer 39 by CVD. The polysilicon layer 40 is formed.
도 2c와 같이 상기 제 2 다결정실리콘층(40)을 상기 접속구(37)와 대응하는 부분이 제거되도록 패터닝하여 홈(41)을 형성하고 상기 제 2 다결정실리콘층(40) 상에 상기 홈(41)의 표면을 덮도록 상기 제 1 절연층(36)과 식각선택비가 다른 제 2 절연층을 형성한다. 그리고, 상기 제 2 절연층을 에치백하여 상기 홈(41)의 내부 측면에 제 2 절연 측벽(42)을 형성하고, 상기 제 2 절연 측벽(42)이 형성된 제 2 다결정실리콘층(40)을 덮도록 제 3 다결정실리콘층(43)을 형성한다.As shown in FIG. 2C, the second polysilicon layer 40 is patterned to remove portions corresponding to the connector 37 to form grooves 41, and the grooves 41 are formed on the second polysilicon layer 40. A second insulating layer having an etch selectivity different from that of the first insulating layer 36 is formed to cover the surface of the substrate. Then, the second insulating layer is etched back to form a second insulating sidewall 42 on the inner side surface of the groove 41, and the second polysilicon layer 40 having the second insulating sidewall 42 is formed. The third polysilicon layer 43 is formed to cover.
그런 후에, 도 2d와 같이 상기 제 3 다결정실리콘층(43)을 에치백하여 상기 제 2 절연 측벽(42)의 측면에 제 3 다결정실리콘 측벽(44)을 형성하고 상기 제 3 다결정실리콘 측벽(44)의 측면에 상기 제 2 절연 측벽(42)을 형성한 방법과 동일한 방법으로 상기 제 2 절연 측벽(42)과 식각선택비가 같은 제 3 절연 측벽(45)을 형성한다. 또, 상기 제 3 절연 측벽(45)의 안쪽으로 불순물이 도핑된 다결정실리콘을 이용하여 직립형 제 4 다결정실리콘층(46)을 형성한 후, 최종적으로 상기 제 2 다결정실리콘층, 제 2 절연 측벽, 제 3 다결정실리콘 측벽, 제 3 절연 측벽, 및 제 4 다결정실리콘층(40)(42)(44)(45)(46) 상에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상하여 상기 제 2 다결정실리콘층(40)의 소정 부분만을, 즉, 상기 접속구(37)와 대응하지 않는 부분만을 노출시키는 포토레지스트 패턴을 형성하고 상기 포토레지스트 패턴을 마스크로 상기 제 2 다결정실리콘층(40)을 이방성 식각한다.Thereafter, as shown in FIG. 2D, the third polysilicon layer 43 is etched back to form a third polysilicon sidewall 44 on the side surface of the second insulating sidewall 42 and the third polysilicon sidewall 44 The third insulating side wall 45 having the same etching selectivity as the second insulating side wall 42 is formed in the same manner as the method of forming the second insulating side wall 42 on the side surface thereof. In addition, after the upright fourth polysilicon layer 46 is formed using polycrystalline silicon doped with impurities into the third insulating sidewall 45, the second polycrystalline silicon layer, the second insulating sidewall, A photoresist (not shown) is applied, exposed, and developed on the third polycrystalline silicon sidewall, the third insulating sidewall, and the fourth polycrystalline silicon layer 40, 42, 44, 45, 46 to obtain the photoresist. A photoresist pattern is formed to expose only a predetermined portion of the second polysilicon layer 40, that is, only a portion that does not correspond to the connector 37, and the second polysilicon layer 40 is formed using the photoresist pattern as a mask. Anisotropic Etch.
그리고, 도 2e에 나타낸 바와 같이 상기 제 2 내지 제 4 다결정실리콘층(40)(44)(46) 사이에 제 2 및 제 3 절연 측벽(42)(45)을 습식 식각 방법으로 제거하여 상기 제 1 내지 제 4 다결정실리콘층(39)(40)(44)(46)으로 이루어진 스토리지 전극(47)을 형성한다.As shown in FIG. 2E, the second and third insulating sidewalls 42 and 45 are removed by the wet etching method between the second to fourth polysilicon layers 40, 44, 46. The storage electrode 47 formed of the first to fourth polysilicon layers 39, 40, 44, and 46 is formed.
이후에 도시하지 않았지만 상기 제 1 내지 제 4 다결정실리콘층으로 이루어진 스토리지 전극의 노출된 표면에 유전막을 형성하고 상기 유전막 상에 불순물이 도핑된 다결정실리콘을 사용하여 플레이트 전극을 형성하므로서 캐패시터를 형성한다.Although not shown in the drawings, a capacitor is formed by forming a dielectric film on an exposed surface of the storage electrode including the first to fourth polysilicon layers, and forming a plate electrode using polycrystalline silicon doped with impurities on the dielectric film.
상술한 바와 같이 본 발명에서는 불순물이 도핑된 다결정실리콘을 적층하는 방법을 사용하지 않고 복수 개의 절연층과 다결정실리콘층의 측벽이 복수 번 교번하여 표면적을 넓히는 직립형 스토리지 전극을 형성하였다.As described above, in the present invention, a plurality of insulating layers and sidewalls of the polysilicon layer are alternated a plurality of times without forming a method of stacking polycrystalline silicon doped with impurities, thereby forming an upright storage electrode having a large surface area.
따라서, 본 발명의 캐패시터는 집적화에 의해 폭이 좁은 영역에서 직립형의 스토리지 전극을 형성하여 표면적을 넓히므로 축전 용량을 증가시킬 수 있는 이점이 있다.Therefore, the capacitor of the present invention forms an upright storage electrode in a narrow area by integration, thereby increasing the surface area, thereby increasing the storage capacity.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013639A KR19990080395A (en) | 1998-04-16 | 1998-04-16 | Capacitor Formation Method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980013639A KR19990080395A (en) | 1998-04-16 | 1998-04-16 | Capacitor Formation Method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990080395A true KR19990080395A (en) | 1999-11-05 |
Family
ID=65890155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980013639A KR19990080395A (en) | 1998-04-16 | 1998-04-16 | Capacitor Formation Method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990080395A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434506B1 (en) * | 2002-06-27 | 2004-06-05 | 삼성전자주식회사 | Semiconductor memory device and method for manufacturing the same |
-
1998
- 1998-04-16 KR KR1019980013639A patent/KR19990080395A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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